移位寄存器和具有同样移位寄存器的液晶显示器的制作方法

专利名称：移位寄存器和具有同样移位寄存器的液晶显示器的制作方法
技术领域：
本发明涉及一种移位寄存器和具有同样移位寄存器的液晶显示器，更特别地，本发明涉及一种改善其可靠性和寿命的移位寄存器和具有同样移位寄存器的液晶显示器。
背景技术：
最近，具有各种结构、功能和较快信息处理速度趋势的信息处理设备已经快速地发展了。这些信息处理设备中处理的信息具有电子信号格式。为了可视化地确认信息处理设备中处理的信息，应该提供充当接口角色的显示器。
LCD具有例如较轻重量、小的体积、高的分辨率、低功耗和与环境的友好关系的优点，并且它们与传统阴极射线管(CRT)相比着色全彩显示。如此优点允许LCD替代CRT并且被认为是下一代显示器。
LCD向具有特定分子结构的液晶施加电功率以改变液晶分子排列。液晶分子结构中的变化导致例如双折射、光旋转功率、分色性、光散射的光学属性中的变化。LCD利用如此的光学属性的变化来显示图像。
LCD设备大体分类成TN(扭转向列)型和STN(超扭转向列)型。按照该驱动方法的液晶显示设备分类成使用开关设备和TN液晶的有源矩阵显示型和使用STN液晶的无源矩阵型。
两种类型的明显差别是其中有源矩阵显示型被应用到通过使用TFT驱动LCD的TFT-LCD，无源矩阵显示型由于没有使用晶体管省却了与晶体管相关的复杂电路。
TFT-LCD划分成非晶硅TFT LCD(a-Si TFT-LCD)和多晶硅TFT LCD(poly-SiTFT-LCD)。Poly-Si TFT-LCD与a-Si TFT-LCD相比具有低功耗、低价格的优点，但是具有其制造过程复杂的缺点。因此，poly-Si TFT-LCD主要使用在例如移动电话的小体积显示器中。
非晶硅TFT LCD由于其容易的大屏幕应用性和高生产量被应用在例如笔记本个人计算机(PC)、LCD监视器、高分辨率(HD)电视等大体积屏幕显示器上。
图1是显示poly-Si TFT LCD中的传统的TFT衬底的简化示意性视图。图2是显示非晶硅TFT LCD中的传统的TFT衬底的简化示意性视图。
如图1中所示，多晶硅TFT LCD包括设置在具有像素阵列的玻璃衬底10上的数据驱动电路12和栅极驱动电路14。端子部分16通过使用薄膜电缆18连接到集成印刷电路板(PCB)20。这些结构可以节省产品的制造成本，最小化由于驱动电路的集成的功率损失和提供具有轻便设计的显示设备。
但是，如图2中所示，a-Si TFT LCD具有用COF(薄膜上的芯片)方式形成在柔性PCB 32上的数据驱动芯片34。数据PCB 36通过柔性PCB 32连接到像素阵列的数据线端子。栅极驱动芯片40以形成COF的方式形成在柔性PCB 38上。栅极PCB 42通过柔性PCB 38连接到栅极线端子。
即，a-Si TFT LCD与那些多晶硅TFT LCD相比在成本和结构方面具有诸如高成本和大体积的缺点。

发明内容
本发明提供用于改善a-Si TFT LCD的可靠性和寿命的移位寄存器。
本发明提供具有上述移位寄存器的一种LCD。
在本发明的一个方面，移位寄存器包括彼此之间相连的多个级，该多个级具有其中起始信号偶合到输入端子的第一级，并且该移位寄存器顺序地输出每个级的输出信号。该多个级包括用于接收第一时钟信号和用于控制第一时钟信号的输出的第一控制信号的奇数级，和用于接收具有与第一时钟信号相反相位的第二时钟信号和用于控制第二时钟信号的输出的第二控制信号的偶数级。
多个级的每个都包括上拉装置，用于把第一和第二时钟信号的相应的一个提供给输出端子；连接到上拉装置的输入节点的上拉驱动装置，用于根据前面级的输出信号的前边沿接通上拉装置和根据第一和第二控制信号的前边沿关闭上拉装置；下拉装置，用于向输出端子提供第一功率电压；连接到上拉装置的输入节点的第一下拉驱动装置，用于根据上拉装置的接通输出第三控制信号；和连接到下拉装置的输入节点的第二下拉驱动装置，用于根据输入信号的前边沿关闭下拉装置和根据第三控制信号接通下拉装置。
在本发明的另一方面，LCD包括形成在透明衬底上的显示单元阵列电路、数据驱动电路和栅极驱动电路，所述显示单元阵列电路包括多个数据线和多个栅极线，每个显示单元阵列连接到相对应的数据线和栅极线对。
栅极驱动电路包括移位寄存器，该移位寄存器包括彼此之间相连的多个级，该多个级具有其中起始信号偶合到输入端子的第一级，并用于顺序地输出每个级的输出信号，该多个级包括用于接收第一时钟信号和用于控制第一时钟信号的输出的第一控制信号的奇数级，和用于接收具有与第一时钟信号相反相位的第二时钟信号和用于控制第二时钟信号的输出的第二控制信号的偶数级。
多个级的每个都包括上拉装置，用于把第一和第二时钟信号的相应的一个提供给输出端子；连接到上拉装置的输入节点的上拉驱动装置，用于根据前面级的输出信号的前边沿接通上拉装置和根据第一和第二控制信号的前边沿关闭上拉装置；下拉装置，用于向输出端子提供第一功率电压；连接到上拉装置的输入节点的第一下拉驱动装置，用于根据上拉装置的接通输出第三控制信号；和连接到下拉装置的输入节点的第二下拉驱动装置，用于根据输入信号的前边沿关闭下拉装置和根据第三控制信号接通下拉装置。
根据本发明，可以减少应用到下拉驱动装置的晶体管的沟道宽度差。另外，本发明可以阻止正在高温操作的第6晶体管M6的过流电流，从而阻止晶体管恶化。


当考虑附图时通过参考下列详细的说明，本发明的上述和其它的优点将变得容易明白。
图1是显示在poly-TFT LCD中传统TFT衬底的简化示意性视图；图2是显示在非晶硅TFT LCD中传统TFT衬底的简化示意性视图；图3是根据本发明的示例实施例显示非晶硅TFT LCD的分解性透视图；图4是根据本发明的示例实施例显示非晶硅TFT LCD中TFT衬底的示意性视图；图5是显示图4中示出的数据驱动电路中的移位寄存器的方框图；图6是图4中示出的栅极驱动电路中的移位寄存器的方框图；
图7是根据本发明的示例实施例的移位寄存器中每一级的详细电路图；图8是图7中各个元件的定时图；图9是在图6的各个级模拟的驱动波形图；图10是显示将其应用到图7的下拉驱动部分的晶体管的体积和其门限电压之间关系的示意性视图；图11是显示当Von电压增长时需要的电阻比率的视图；图12A和12B是当第六晶体管分别在正常或异常状态中操作时模拟的输出波形；图13是根据本发明的另一个示例实施例移位寄存器中每个级的详细电路图；图14是晶体管的体积和将其应用到图7和13中示出的反相器的门限电压之间关系的示意性视图；图15是显示当应用到图7和13中示出的反相器的晶体管的沟道宽度相同时的电流量的示意性视图。
具体实施例方式
图3是根据本发明的示例实施例显示非晶硅TFT LCD的分解性透视图。
参考图3，LCD 100包括LCD面板组件110、背光组件120、机箱130和机盖140。
LCD面板组件110包括LCD面板112、柔性PCB116和集成控制和数据驱动芯片118。LCD面板112包括TFT衬底112a和彩色过滤器衬底112b。在TFT衬底112a上，设置显示单元阵列电路、数据驱动电路、栅极驱动电路和外部连接端子。彩色过滤器和透明公共电极设置在彩色过滤器衬底112b上。TFT衬底112a面对着彩色过滤器衬底112b。在TFT衬底112a和彩色过滤器衬底112b之间注入液晶，然后密封液晶的注入入口。
安装在柔性PCB 116上的集成控制和数据驱动芯片118通过柔性PCB 116与设置在TFT衬底112a上的电路连接。柔性PCB 116把数据信号、数据定时信号、栅极定时信号和栅极驱动电压提供给TFT衬底112a的数据驱动电路和栅极驱动电路。
背光组件120包括灯组件122、光导板124、一系列光学薄片(sheet)126、反射器平板128和铸造框129。
图4是根据本发明的示例实施例显示非晶硅TFT LCD中TFT衬底的示意性视图。
参考图4，显示单元阵列电路150、数据驱动电路160、栅极驱动电路170、数据驱动电路160的外部连接端子162和163、栅极驱动电路170的外部连接端子169形成在TFT的形成期间形成的TFT衬底112a上。
显示单元阵列电路150包括m个的沿列方向扩展的数据线DL1-DLm和n个的沿行方向扩展的栅极线GL1-GLn。
在本实施例的一个示例实施例中，提供了具有与栅极线和数据线的数目对应的525(即，(176×3)×192)的分辨率的2英寸LCD面板的例子。
开关晶体管ST形成在数据线和数据线的交叉点上。每个开关晶体管STi都具有连接到数据线DLi的漏极和连接到栅极线GLi的栅极。开关晶体管STi的源极连接到透明像素电极PE。液晶LC安排在透明像素电极PE和透明公共电极CE之间。
因此，施加到透明像素电极PE和透明公共电极CE之间的电压控制液晶分子的排列，因此控制了通过液晶分子的光量并且从而显示各个像素的灰度。
数据驱动电路160包括移位寄存器164和528个开关晶体管SWT。528个开关晶体管SWT每66个开关晶体管形成八个数据线块BL1-BL8。
在任何数据线块BLi中，66个输入端子共同连接到包含连接到66个数据输入端子的外部输入端子163，66个输出端子连接到对应的66个数据线。同样，块选择端子连接到移位寄存器164的8个输出端子的对应的一个输出端子。
528个开关晶体管SWT由源极连接到对应数据线、漏极连接到在66个数据输入端子之中的对应输入端子、和栅极连接到块选择端子的a-Si TFT MOS晶体管组成。
相应地，528个数据线划分成每个具有66个数据线的8个块，并且通过8个块选择信号连续地选择8个块中的每个。
移位寄存器164接收第一时钟信号(“CKH”)、第二时钟信号(“CKHB”)和块选择起始信号(“STH”)。移位寄存器164的输出端子连接到对应的线块的块选择端子。
图5是显示图4中示出的数据驱动电路中的移位寄存器的方框图。
参考图5，移位寄存器164包括彼此之间从属的SRH1到SRH9的9个级。换句话说，每个级的输出端子“OUT”连接到下一个级的输入端子“IN”。9个级具有与数据线块对应的SRH1到SRH8的8个级和1个空级SRH9。每个级具有输入端子IN、输出端子OUT、控制端子“CT”、时钟信号输入端子“CK”、第一功率电压端子“Voff”和第二功率电压端子“VDD”。SRH1到SRH8的8个级把DE1到DE8的块选择起始信号分别提供给各个数据线块BL1到BL8的块选择端子。块选择起始信号是各个线块的使能信号。
奇数级SRH1、SRH3、SRH5、SRH7、SRH9接收第一时钟信号“CKH”，偶数级SRC2、SRC4、SRH6、SRH8接收第二时钟信号。第一时钟信号CKH和第二时钟信号CKHB具有彼此之间相反的相位。第一和第二时钟信号CKH和CKHB的工作周期设置为小于1/66ms。
向当前级的控制端子CT输入下一个级到当前级的输出信号以作为控制信号。换句话说，按照输出信号本身的工作周期延迟输入到控制端子CT的控制信号。
因此，由于连续地产生带有高状态的活动周期的各个级输出信号，选择对应于各个输出信号的活动周期的数据线块并且使之变为使能。
空级SRH9被用来把控制信号提供给先前级SRH8的控制端子CT。
图6是图4中示出的栅极驱动电路中的移位寄存器的方框图。
参考图6，栅极驱动电路170具有单一移位寄存器。图6的移位寄存器170包括彼此从属的多个级(stage)SRC1到SRC4。换句话说，每个级的输出端子“OUT”连接到下一个级的输入端子IN。这些级具有对应于栅极线的SRC1到SRC 192的192个级和一个空级SRC 193。每个级具有输入端子IN、输出端子OUT、控制端子CT、时钟信号输入端子CK、第一功率电压端子VSS和第二功率电压端子VDD。
如图7中说明的，把起始信号“ST”输入到第一级的输入端子“IN”。这里，起始信号是与垂直同步信号同步的脉冲信号。
各个级的输出端子GOUT1到GOUT192连接到各个对应的栅极线。向奇数级SRC1、SRC3等供给第一时钟CKV，向偶数级SRC2、SRC4等供给第二时钟CKVB。第一时钟CKV具有与第二时钟CKVB相反的相位。第一和第二时钟CKV和CKVB具有16.6/192ms的工作周期。
下一个级SRC2、SRC3、SRC4等到当前级SRC1、SRC2、SRC3等的输出信号GOUT2、GOUT3和GOUT4被输入到当前级SRC1、SRC2、SRC3等的控制端CT以作为控制信号。换句话说，按照输出信号本身的工作周期延迟输入到控制端CT的控制信号。
因此，由于连续地产生具有高状态的活动周期的各个级的输出信号，选择对应于各个输出信号的活动周期的水平线。
图7是根据本发明的示例实施例的移位寄存器中每一级的详细电路图。特别地，这里描述图6的移位寄存器的每个级的具体电路构成。图8是图7的各个元件的定时图。
参考图7，移位寄存器170的每个级包括上拉(pull-up)部分171、下拉(pull-down)部分172、上拉驱动部分173和下拉驱动部分174。
上拉部分171包括漏极连接到功率时钟输入端子CKV、栅极连接到第三节点N3和源极连接到输出端子GOUT[N]的第一NMOS晶体管M1。
下拉部分172包括漏极连接到输出端子GOUT[N]、栅极连接到第四节点N4和源极连接到第一功率电压VOFF的第二NMOS晶体管M2。
上拉驱动部分173包括电容器C和第三到第五NMOS晶体管M3到M5。电容器C连接在第三节点N3和输出端子GOUT[N]之间。第三NMOS晶体管M3具有连接到第二功率电压VON的漏极、连接到输入端子的，即，前一级的输出信号GOUT[N-1]的栅极、和连接到第三节点N3的源极。第四NMOS晶体管M4具有连接到第三节点N3的漏极、连接到第四节点N4的栅极、和连接到第一功率电压VOFF的源极。第五NMOS晶体管M5具有连接到第三节点N3的漏极、连接到第四节点N4的栅极、和连接到第一功率电压VOFF的源极。第三NMOS晶体管NT3具有大于第五NMOS晶体管的体积的体积，例如，具有2∶1的体积比。
下拉驱动部分174包括第六和第七NMOS晶体管M6和M7。第六NMOS晶体管M6具有共同连接到第二功率电压VON的漏极和栅极和连接到第四节点N4的源极。第七NMOS晶体管M7具有连接到第四节点N4的漏极、连接到第三节点N3的栅极和连接到第一功率电压VOFF的源极。第六NMOS晶体管M6与第七NMOS晶体管M7的体积比为1∶16。
如图8中所示，当向移位寄存器170供给第一和第二功率时钟CKV和CKVB和扫描起始信号ST时，第一级SRC1响应于扫描起始信号ST的前沿把第一功率时钟CKV的高电平周期延迟Tdr1的预定时间周期，从而输出已延迟的输出信号GOUT1。
如上所述，向在安排在阵列衬底上的玻璃上的移位寄存器170供给第一和第二功率时钟CKV和CKVB和扫描起始信号ST，使得驱动作为栅极驱动电路的移位积存器170图9是在图6的各个级模拟的驱动波形图。
参考图9，移位寄存器170在2H的周期中或者接收第一功率时钟CKV，或者接收具有与第一功率时钟CKV的相位相反相位的第二功率时钟CKVB，并且连续地向TFT的栅极线输出多个栅极信号GOUT1、GOUT2、GOUT3等。第一和第二功率时钟CKV和CKVB被放大到具有从定时控制器(未示出)输出的信号的幅度，该幅度是从大约0到大约3伏特，例如，从大约-8到大约24伏特。
但是，由于LCD平板具有525(176*3)*192的分辨率，在把移位寄存器170用作栅极驱动电路的情况下，移位寄存器170适于采用小的或中等大小的监视器而不适于采用具有高分辨率的大体积监视器。
这是因为每个正执行上拉/下拉功能的晶体管M1/M2的体积都在增加，以便把移位寄存器应用到大体积监视器的栅极线上。即，把移位寄存器集成进预定的空间是困难的。
因此，上拉/下拉晶体管M1/M2的体积不适于充分地驱动栅极线，TFT的门限电压Vth的变化和非晶硅的温度特性与多晶硅或单晶硅的那些特性相比是显著地不同，从而恶化了可靠性和生产量。
其后，将参考图7描述采用移位寄存器170作为使用a-Si TFT的LCD的栅极驱动器时产生的可靠性问题。
参考图7，反相器174包括一直保持在接通状态的第6晶体管M6和根据电压CT1接通或关闭的第七晶体管M7。当反相器174的第七晶体管M7时，由下列方程式(1)表示电压CT2。
CT2high＝VON-Vth(M6)---(1)同时，如由下列方程式(2)表示的，当接通第七晶体管M7时，根据接通第6和第7晶体管M6和M7时第6和第7晶体管M6和M7之间的电阻比决定电压CT2。
CT2low＝{VON-Vth(M6)-VOFF*Ron(M7)/{Ron(M7)+Ron(M6)}+VOFF---(2)如图7中所示，由电压CT2low控制第二和第四晶体管M2和M4。如果CT2low的电位值不是足够地低，第二和第四晶体管M2和M4可能不被正常关闭，使得移位寄存器可能在严重的误操作中。
因此，Ron(M7)/Ron(M6)在上述方程式(2)中不得不足够地低。同样，在作为每个晶体管的栅极电压的CT2low的电压和作为源极电压的第一功率电压VOFF之间的电压差必须低于如下列方程式(3)表示的晶体管的栅极电压Vth。因此，对此再次进行调节，其由下列方程式(4)表示。
CT2low-VOFF≤Vth＝Vth(M6)＝Vth(M1)＝Vth(M7)---(3)CT2low-VOFF＝(VON-Vth-VOFF)*Ron(M7)/{Ron(M7)+Ron(M6)}≤Vth----(4)调节上述方程式(4)，在正接通的第七晶体管M7和第六晶体管之间的电阻比Ron(M7)/Ron(M6)由下列方程式(5)表示。
Ron(M7)/Ron(M6)≤Vth/{(VON-2*Vth-VOFF)} ---(5)例如，在TFT的第一功率电压VOFF、第二功率电压Von和门限电压分别是-7V、22V和1.7V的情况下，由下列方程式(6)表示在正在接通的第七晶体管M7和第六晶体管M6之间的电阻比Ron(M7)/Ron(M6)。
Ron(M7)/Ron(M6)≤1.7/{22-2*1.7-(-7)}1/15 ---(6)如由上述方程式(6)表示的，正执行反相器174的功能的下拉驱动部分174必须有晶体管组合，使得在正在接通的第七晶体管M7和第六晶体管M6之间的电阻比Ron(M7)/Ron(M6)小于1∶15的电阻比。
在上述方程式(6)中，假如当第七晶体管接通时在第七晶体管M7的栅极和源极之间的电压Vgs7是Von-VOFF，CT2low等于Vth+VOFF和在第六晶体管M6的栅极和源极之间的电压Vgs6等于VON-(Vth+VOFF)。因此，在第七晶体管M7的栅极和源极之间的电压Vgs7被定义约为第六晶体管M6的栅极和源极之间的电压Vgs6，这是因为忽视了关于具有VON-VOFF的电压Vgs7的门限电压Vth.
在这个典型实施例中，在施加到下拉驱动部分174的晶体管的沟道长度L相同的情况下，如果第七晶体管M7的沟道宽度W(M7)对第六晶体管M6的沟道宽度W(M6)的比率超过15∶1，则满足上述方程式(6)的条件。
同时，在TFT-LCD模块中，TFT的体积、第一和第二功率电压VOFF和VON的值被通过硬件的方法固定地应用了。在这个例子中，应用到图7中示出的a-Si TFT LCD的栅极驱动器的移位寄存器170的反相器174的可靠性被恶化了。即，图7中示出的栅极驱动器的移位寄存器170可以对温度和电压敏感并且缩短了寿命。
一般地，温度与TFT的门限电压成反比。
图10是显示将其应用到图7的下拉驱动部分的晶体管的体积和门限电压之间关系的示意性视图。
特别地，图10显示当第七和第六晶体管M7和M6接通时在第七晶体管M7和第六晶体管M6之间的电阻比率(Ron(M7)/Ron(M6))，其是根据由上述方程式(6)设计的a-Si TFT的栅极驱动器的移位寄存器170的反相器174的门限电压所要求的。
参考图10，在要求门限电压具有小于(Ron(M7)/Ron(M6))＝1/15(0.067)的比率的条件下，图7中示出的移位寄存器170可能由于第二晶体管M2和第四晶体管M4没有被充分地关闭而被错误操作。
此外，当第一功率电压VOFF和第二功率电压VON具有很小变化时，由于第一功率电压VOFF和第二功率电压VON对考虑到电路图的温度和电压敏感，移位寄存器170可能被误操作。
图11是显示当VON电压增长时需要的电阻比率的示意性视图。
参考图11，在第二功率电压VON从22伏特增长到24伏特的情况下，“请求(REQUEST)最大比率2”的波形显示电阻比率的曲线比当第二功率电压VON是22伏特时显示的电阻比率的曲线更向下偏移。因此，虽然第七和第六晶体管M7和M6具有相同的门限电压，移位寄存器170也可能由于第二功率电压VON而被误操作。即，图7中示出的移位寄存器170具有与温度和电压环境相关的可靠性问题。
同时，图7中示出的移位寄存器170具有与寿命相关的另一个问题。在移位寄存器170中，反相器不得不被设计，使得第七晶体管M7和第六晶体管M6当接通时具有1∶15的电阻比(Ron(M7)/Ron(M6))。即，执行开/关操作的第七晶体管M7具有比一直维持接通状态的第六晶体管M6的体积大15倍的体积。
在第六和第七晶体管M6和M7之间的体积差别越大，移位寄存器170的可靠性越恶化。
这是因为根据作为一直维持在接通状态的第六晶体管M6的负载操作的第七晶体管M7来决定电流容量。因此，当关闭第七晶体管时，泄漏电流流过第六晶体管M6。
即，在电流对具有16.7ms的一个不良信息(flame)的XGA、在例如50μs的短时间内流过的情况下，寿命没有变得恶化。但是，当泄漏电流一直流过第六晶体管M6时，TFT可能变得恶化。因此，由于第六和第七晶体管M6和M7具有彼此相差很多的体积，图7中示出的移位寄存器170的寿命可能变得恶化。
下列表1表示，在同样电压条件下的第六和第七晶体管M6和M7的沟道宽度比率是1∶15的情况中，同样温度条件下的第六晶体管M6和第七晶体管M7的1μm的每单位沟道宽度的电流容量。
<表1>

在图7中示出的移位寄存器170中，第一到第五晶体管M1、M2、M3、M4和M5具有与第七晶体管M7的电流容量相似的电流容量，并且第六晶体管M6与第七晶体管M7相比较，具有常温下60倍和高温下30倍的电流容量。当为了改善正被用作反相器操作的下拉驱动部分174的操作容限而增加第七晶体管M7的体积时，第六和第七晶体管M6和M7之间的电流容量的差异显著地增加。
特别地，由于考虑到传统的大约30μm的像素体积，在高温下流过晶体管的每单位沟道宽度的电流容量是约0.99μA，晶体管在接通状态中。
如果接通状态的电流流过TFT，则由于非晶薄膜特性退化而使电流驱动能力恶化和使门限电压升高。因此，CT2high的电压被降低，如上述方程式1所示，该电压不足以接通第二晶体管M2和第四晶体管M4。结果，可能错误操作由图7中示出的a-Si TFT组成的栅极驱动器的移位寄存器。
图12A和12B是当第六晶体管分别在正常或异常状态中操作时模拟的输出波形。
如图12A中示出的，当第六晶体管M6在正常状态中时，下拉驱动部分174的输出电压VCT2足够接通下拉部分172的第二晶体管M2或上拉驱动部分173的第四晶体管M4。因此，移位寄存器170的输出波形是正常的。
但是，如图12B中所示，当第六晶体管M6变得恶化时，第六晶体管M6的门限电压升高并且错误操作下拉驱动部分174。因此，移位寄存器170的输出波形是不正常的。
即，由于下拉驱动部分174的输出电压VCT2不足以接通下拉部分172的第二晶体管M2或上拉驱动部分173的第四晶体管M4，第一功率电压VOFF被不正常地施加到LCD装置的栅极线上。
结果，施加到LCD面板的开关元件由于异常波形而不能被正常接通，使得LCD面板不能在正常状态下显示图像。
如上所述，图7中示出的栅极驱动器的移位寄存器170尽管其有成本和结构的优点，但由于它的可靠性而很难被应用到LCD装置上。
在本发明的另一个实施例中，将描述解决由a-Si TFT组成的栅极驱动器的晶体管的例如可靠性、寿命和类似的问题的栅极驱动器的移位寄存器。
图13是根据本发明的另一个示例实施例的移位寄存器中每个级的电路图。特别地，图13显示图6中示出的移位寄存器中每个级的详细电路图。
参考图13，根据本发明的另一个典型实施例的移位寄存器170的每个级具有上拉部分171、下拉部分172、上拉驱动部分173、第一下拉驱动部分174和第二下拉驱动部分175。在图13中示出的移位寄存器170中，具有与图7中示出的移位寄存器的那些功能和结构相同的功能和结构的部分被允许具有相同的附图标记并且其的详细的描述将被省略。
用作第一反相器的第一下拉驱动部分174具有第六晶体管M6和第七NMOS晶体管。第一下拉驱动部分174连接到上拉部分171的输入节点，并且响应于上拉部分171而向第二下拉驱动部分175输出第三控制信号CT3。
第六晶体管M6具有连接到第二功率电压VON的漏极和连接到第四节点N4的源极。同样，第七晶体管M7具有连接到第四节点N4的漏极、连接到第三节点N3的栅极和连接到第一功率电压VOFF的源极。第六晶体管M6的体积与第七晶体管M7的体积相同。这里，第六晶体管M6对第七晶体管M7的沟道宽度比率最好是大约1∶1。
第二下拉驱动部分175被使用为控制第一反相器的操作的第二反相器。第二下拉驱动部分175具有第八晶体管M8和第九晶体管M9。第二下拉驱动部分175连接到下拉部分172的输入节点，以便响应于输入信号的前沿关闭下拉部分172，并响应于第三控制信号CT3而接通下拉部分172。
第八晶体管M8具有共同连接到第二功率电压VON的漏极和栅极、连接到第六晶体管M6的栅极的源极。同样，第九晶体管M9具有连接到第八晶体管M8的源极的漏极，连接到第三节点N3的栅极和连接到第一功率电压VOFF的源极。这里，第九晶体管M9的体积是第八晶体管M8的体积的两倍。因此，当第八晶体管M8对第九晶体管M9的沟道宽度比率是1∶1时，第八晶体管M8对第九晶体管M9的沟道长度比率最好是约1∶2。
如上述，通过将图7中示出的第六晶体管M6的二极管结构变化成开关结构和使用控制第六晶体管M6的独立反相器，可以形成由a-Si TFT组成的移位寄存器。
将参考各个方程式详细描述图13中示出的移位寄存器170。
假设具有第六晶体管M6和第七晶体管M7的第一下拉驱动部分174是第一反相器，具有第八晶体管M8和第九晶体管M9的第二下拉驱动部分175是第二反相器，并且第二反相器输出输出电压CT3，由下列方程式(7)到(10)表示在第二反相器的高电平输出电压CT3_high和低电平输出电压CT3_low之间的关系和在第一反相器的高电平输出电压CT3_high和低电平输出电压CT3_low之间的关系。
CT3high＝VON-Vth(M8)---(7)CT3high＝[VON-Vth(M8)-VOFF]*Ron(M9)/[Ron(M9)+Ron(M8)]+VOFF---(8)CT2high＝VON-Vth(M8)-Vth(M6)---(9)CT2low＝(CT3low-Vth(M6)-VOFF)*Ron(M7)/[Ron(M7)+Ron(M6)]+VOFF---(10)同时，假如晶体管的门限电压是“Vth”，在第一反相器的低电平输出电压CT2low和源极电压VOFF之间的电压差异低于由下列方程式(11)表示的每个晶体管的门限电压Vth。这里，从第一反相器来的低电平输出电压CT2low被用作每个晶体管的栅极电压，以便关闭第二和第四晶体管M2和M4。
CT2low-VOFF≤Vth---(11)按照上述方程式(11)，由下列方程式(12)表示在低电平输出电压CT2low和源电压VOFF之间的关系。
CT2low-VOFF＝(CT3low-Vth-VOFF)*[Ron(M7)/Ron(M7)+Ron(M6)]≤Vth---(12)按照上述方程式(12)，由下列方程式(13)表示Ron(M7)/Ron(M6)。
Ron(M7)/Ron(M6)≤Vth/(CT3low-2*Vth-VOFF)---(13)将方程式(13)和对应于图7的方程式(5)相比较，可以确认VON变化到CT3low。这里，如果第八晶体管M8对第九晶体管M9的沟道宽度比率和沟道长度比率分别是1∶1和3∶1，由下列方程式(14)表示方程式(5)。
CT3low＝(VON-Vth+VOFF)/4 ---(14)把方程式(14)应用到方程式(13)，由下列方程式(15)表示方程式(14)。
Ron(M7)/Ron(M6)≤4*Vth/(VON-9*Vth-3*VOFF) ---(15)在a-Si TFT LCD装置中，假定第一功率电压VOFF、第二功率电压VON和门限电压Vth分别是-7伏特、22伏特和1.7伏特，当接通第六和第五晶体管M6和M5时，由下列方程式(16)表示在第六晶体管M6和第五晶体管M5之间的电阻比率。
Ron(M7)/Ron(M6)≤4*1.7/[22-9*1.7-3*(-7)]1/4 ---(16)参考上述方程式(16)，由a-Si TFT组成的栅极驱动器的移位寄存器的反相器可以具有在接通中需要的已增长的电阻比率。
图14是应用到图7中示出的反相器的晶体管的体积和其门限电压之间的第一关系、和应用到图13中示出的反相器的晶体管的体积和其门限电压之间的第二关系的示意性视图。这里，根据本发明，“请求最大比率1”是根据应用到图7中示出的反相器的晶体管的体积和其门限电压之间的第一关系的曲线，“请求最大比率2”是根据应用到反相器的晶体管的体积和其门限电压之间的第二关系的曲线。
参考图14，在TFT具有彼此之间相同体积的情况下，门限电压容限在正常操作状态中增长。
但是，由于第六晶体管M6接通的电压Vgs6几乎等于电压Vgs7(＝VON-VOF)，施加到第六晶体管M6的栅极电压大体上等于CT3_low，所以由下列方程式(17)表示本发明的电压Vgs6。
Vgs6＝CT3low-VOFF＝(VON-Vth+VOFF)/2-VOFF(VON-VOFF)/2 ---(17)在上述方程式(17)中，门限电压Vth因为门限电压相对小于VON-VOFF而被忽略了。
由具有VON-VOFF的幅度的功率时钟自举的“CT1”等于VON+(VON-VOFF)，所以由下列方程式(18)表示电压Vgs7。
Vgs7＝CT1-VOFF＝2*(VON-VOFF) ---(18)即，在本发明的另一个典型实施例的电路图中，Vgs6对Vgs7的比率是大约1∶4。
当通过使用作为由下列方程式(19)表示的TFT饱和区域的电流方程式来同时接通第六和第七晶体管M6和M7时，将第六和第七晶体管M6和M7的电流容量彼此比较，由下列方程式(20)(即，假设Vgs＞＞Vth)表示电流容量。
lds＝[W*μ*(Vgs-Vth)2]/(2*L)---(19)lds7/lds6＝8*W(M7)/W(M6)---(20)即，虽然第六和第七晶体管M6和M7的沟道宽度是相同的，当第六和第七晶体管M6和M7同时接通时，在第六和第七晶体管M6和M7之间的电阻比率是等价于8。
结果，虽然第六和第七晶体管M6和M7的沟道宽度相同，在第六和第七晶体管M6和M7之间的电阻比率可以小于在上述方程式(16)中要求的Ron(M7)/Ron(M6)，如由下列方程式(21)表示的。
Ron(M7)/Ron(M6)＝1/8≤1/6 ---(21)如上述提到的，在本发明的另一个典型实施例中，在施加到反相器的第六和第七晶体管M6和M7的沟道宽度差别可以被减少。同样，本发明可以防止流向正在被高温操作的第六晶体管M6的电流过流，从而防止晶体管恶化。
下列表2和图15表示当应用到第一反相器的第六晶体管M6和第七晶体管M7的沟道宽度和应用到第二反相器的第八晶体管M8和第九晶体管M9的沟道宽度相同时，流过每单位宽度1μm的电流容量的模拟结果。
<表2>

如在表2和图15中所示，因为所有在高温中操作的晶体管的泄漏电流值可以被降低在约1nA以下，可以防止如图7中示出的由于大约33nA的泄漏电流的晶体管的变坏。
如上述，由图7中示出的a-Si TFT组成的栅极驱动器的移位寄存器，例如可靠性，寿命，对温度和电压的敏感性等的问题可以通过本发明的另一个典型实施例的图13中示出的移位寄存器被克服。
尽管已经描述了本发明的典型实施例，但本领域的技术人员应该理解，本发明不应该局限于所描述的优选实施例，在所附权利要求限定的本发明的精神和范围内，可以对其作出各种修改。
权利要求
1.一种移位寄存器，其中多个级彼此相连接，所述多个级具有其中起始信号被偶合到输出端子的第一级，移位寄存器顺序地输出每个级的输出信号，所述多个级包括奇数级，用于接收第一时钟信号和用于控制第一时钟信号的输出的第一控制信号，和偶数级，用于接收具有与第一时钟信号相反相位的第二时钟信号和用于控制第二时钟信号的输出的第二控制信号，所述多个级的每个都包括上拉装置，用于把第一和第二时钟信号的相应的一个提供给输出端子；上拉驱动装置，连接到上拉装置的输入节点，用于响应于前面级的输出信号的前沿接通上拉装置，和响应于第一和第二控制信号的前沿关闭上拉装置；下拉装置，用于向输出端子提供第一功率电压；第一下拉驱动装置，连接到上拉装置的输入节点，用于响应于上拉装置的接通输出第三控制信号；和第二下拉驱动装置，连接到下拉装置的输入节点，用于响应于输入信号的前沿关闭下拉装置，和响应于第三控制信号接通下拉装置。
2.根据权利要求1的移位寄存器，其中所述上拉驱动装置包括电容器，连接在上拉装置的输入节点和输出端子之间；第一晶体管，其漏极和栅极共同地连接在输入端子，源极连接到上拉装置的输入节点；第二晶体管，其漏极连接到上拉装置的输入节点，栅极连接到下拉装置的输入节点，和源极连接到第一功率电压；和第三晶体管，其漏极连接到上拉装置的输入节点，栅极连接到下一级的输出端子，和源极连接到第一功率电压。
3.根据权利要求1的移位寄存器，其中第一下拉驱动装置包括第四晶体管，其漏极和栅极共同连接到第二功率电压；第五晶体管，其漏极连接到第四晶体管的源极，栅极连接到输入信号，和源极连接到第一功率电压。
4.根据权利要求3的移位寄存器，其中第四晶体管对第五晶体管的沟道宽度比约1∶1，第四晶体管对第五晶体管的沟道长度比是大约1∶2。
5.根据权利要求1的移位寄存器，其中第二下拉驱动装置包括第六晶体管，其漏极连接到第二功率电压，栅极连接到下一级的输出信号，和源极连接到下拉装置的输入节点；和第七晶体管，其漏极连接到下拉装置的输入节点，栅极连接到输入信号，和源极连接到第一功率电压。
6.根据权利要求1的移位寄存器，其中第六晶体管对第七晶体管的沟道宽度比是大约1∶1。
7.一种包括显示单元阵列电路的LCD，数据驱动电路和栅极驱动电路形成在透明衬底上，所述显示单元阵列电路包括多个数据线和多个栅极线，显示单元阵列中的每个连接到相对应的数据线和栅极线对，栅极驱动电路包括移位寄存器，该移位寄存器包括彼此相连的多个级，该多个级具有其中起始信号偶合到输入端子的第一级，用于顺序地输出各个级的输出信号，该多个级包括奇数级，用于接收第一时钟信号和用于控制第一时钟信号的输出的第一控制信号，和偶数级，用于接收具有与第一时钟信号相反相位的第二时钟信号和用于控制第二时钟信号的输出的第二控制信号，其中多个级的每个都包括上拉装置，用于把第一和第二时钟信号的相应的一个提供给输出端子；上拉驱动装置，连接到上拉装置的输入节点，用于响应于前面级的输出信号的前沿接通上拉装置，并响应于第一和第二控制信号的前沿关闭上拉装置；下拉装置，用于向输出端子提供第一功率电压；第一下拉驱动装置，连接到上拉装置的输入节点，用于响应于上拉装置的接通输出第三控制信号；和第二下拉驱动装置，连接到下拉装置的输入节点，用于响应于输入信号的前沿关闭下拉装置，并响应于第三控制信号接通下拉装置。
全文摘要
在移位寄存器和具有同样移位寄存器的LCD中，移位寄存器包括具有接收第一时钟信号和第一控制信号的奇数级和接收第二时钟信号和第二控制信号的偶数级的多个级。多个级中的每个都包括向输出端子提供第一和第二时钟信号之一的上拉部分，向输出端子提供第一功率电压的下拉部分，根据前面级的输出信号接通/关闭上拉部分和根据第一和第二控制信号关闭上拉部分的上拉驱动部分，输出第三控制信号的第一下拉驱动部分，和根据输入信号关闭下拉部分并根据第三控制信号接通下拉部分的第二下拉驱动部分。
文档编号G11C19/28GK1480952SQ03145388
公开日2004年3月10日 申请日期2003年7月7日 优先权日2002年9月5日
发明者文胜焕 申请人:三星电子株式会社