专利名称：具有9的倍数位的数据输入/输出结构的半导体存储装置的制作方法
技术领域：
本发明涉及具有多个存储器阵列(memory arrays)的半导体存储装置，具体涉及存储装置中的输入/输出结构。
背景技术：
图1包括具有以9的倍数位定义的数据输入/输出结构的传统半导体存储装置的框图。该半导体存储装置10包括排列在四行和两列的区域中的8个存储器阵列MAT0至MAT7。图2是图1所示的存储器阵列的详细框图，例如，存储器阵列MAT0。参照图1和2，每个存储器阵列包括多个存储块(memory blocks)BLK0至BLK7、一主行解码电路MRD、段行解码电路(section row decoder circuits)SRD、一列解码器&列门块Y-DEC&Y-GATE、以及一读出放大器和写驱动器块SA&WD。
参见图2，主行解码电路MRD有选择地驱动设置在列方向的主字线(未示出)。每个段行解码电路SRD有选择地驱动相应存储块的段字线。列解码器和列门块Y-DEC&Y-GATE选择所选存储块的列，例如，在9的倍数的数据输入/输出结构的情况下(下文称为“X9”)选择9列，并且将所选列与读出放大器和写驱动器块SA&WD进行电连接。
在读操作过程中，读出放大器和写驱动器块SA&WD通过所选行从所选存储块读取数据，并将所读取的数据传送到数据总线MDL。在图2中，数据总线包括9条数据线MDL0至MDL8。在写操作过程中，通过列解码器和列门块Y-DEC&Y-GATE，读出放大器和写驱动器块SA&WD将数据总线上的写入数据传送到所选存储块的所选列中。
图3包括图2的存储块BLK的详细框图。图3示出了图2所示的存储块及其外围电路块。参见图3，存储块BLK包括9个存储块段IO0至IO8。列解码器和列门块Y-DEC&Y-GATE是一列选择电路，它选择每个存储块段IO0至IO8的一列。即选择9列。在读操作过程中，读出放大器SA0至SA8通过相应的所选列从各存储块段IO0至IO8中读取1位数据，并将所选的9位数据传送到相应的数据线。
下面将更加全面地描述具有18(X18)、36(X36)或者72(X72)的倍数的数据输入/输出结构的半导体存储装置的读操作。如前所述，图1所示的半导体存储装置10包括8个存储器阵列并且每个阵列包括8个存储块BLK0至BLK7，而每个存储块包括9个存储块段IO0至IO8。
图4A示出了一种关于X72单数据传输率(single data rate，SDR)读操作或X36双数据传输率(double data rate，DDR)读操作的数据输出方法。在X72SDR读操作过程中，同时读取在每个存储器阵列中的9位数据，并且最终将72位数据同时向外输出。在X36 DDR读操作过程中，与X72 SDR中的读操作一样，同时读取每个存储器阵列中的9位数据。然而，72位数据中的一半(36位)在时钟信号的上升沿(或下降沿)处同步向外输出，而另外一半(36位)在时钟信号的下降沿(或上升沿)处同步向外输出。
图4B包括表示X36 SDR读操作或X18 DDR读操作的数据输出方案的框图。在X36 SDR读操作过程中，同时读取每个存储器阵列中的9位数据。为了向外输出36位数据，应当选择8个存储器阵列MAT0至MAT7的一半。如图4B所示，存储器阵列的选择是通过多路复用方法来实现的。需要4个多路调制器以便从8个存储器阵列中选择4个存储器阵列。例如，多路调制器MUX0从两个存储器阵列MAT0、MAT2中选择一个，多路调制器MUX1从两个存储器阵列MAT1、MAT3中选择一个，以便从所选存储器阵列中输出9位数据。多路调制器MUX2从两个存储器阵列MAT4、MAT6中选择一个，并且从所选存储器阵列中输出9位数据。多路调制器MUX3从两个存储器阵列MAT5、MAT7中选择一个，并且从所选存储器阵列中输出9位数据。由此，采用多路复用方法向外输出36位数据。在X18 DDR读操作过程中，36位数据中的一半(18位)在时钟信号的上升沿(或下降沿)同步向外输出，而另一半(18位)在时钟信号的下降沿(或上升沿)同步向外输出。
图4C包括表示X18 SDR读操作或X9 DDR读操作的数据输出方案的框图。在该方法中，6个多路调制器MUX0至MUX5用于X18 SDR读操作。如图4C所示，可采用两级多路复用方法向外输出18位数据。同样地，在X9 DDR读操作过程中，18位数据中的一半(9位)在时钟信号的上升沿(或下降沿)处同步向外输出，而另一半(9位)在时钟信号的下降沿(或上升沿)处同步向外输出。
如上所述，9位数据总是从每个存储器阵列(或所选存储器阵列)中读取。因此，图1所示的半导体存储装置具有一个缺点，即该装置的性能或操作特性随着数据输入/输出结构(X9、X18、X36或X72)而变化。其原因在于使用多路复用方法有选择地输出数据。例如，在X72 SDR/X36 DDR读操作过程中，如图4A所示，存储器阵列的选择不是通过使用多路复用方法来实现的。另一方面，在X36/X18 SDR读操作或者X18/X9 DDR读操作过程中，如图4B和图4C所示，存储器阵列的选择是通过使用多路复用方法来实现的。该装置的性能随着数据输入/输出结构(X9、X18、X36或X72)而变化。因此，图1所示的半导体存储装置很难保持一致的性能或一致的操作特性而与数据输入/输出结构无关。
发明内容
因此，本发明的一个目的是提供一种具有一致性能的半导体存储装置而与数据输入/输出结构无关。
本发明的另一目的是提供一种具有一致运行速度的半导体存储装置而与数据输入/输出结构无关。
本发明的另一目的是提供一种用于减少耗电量的半导体存储装置。
本发明涉及一种半导体存储装置以及在半导体存储装置中处理数据的方法。该装置包括多个存储器阵列，存储器阵列的数量为奇数。一控制电路与该存储器阵列相联。该控制电路产生控制信号并将控制信号提供给存储器阵列，使得数据可以9的倍数位输入到半导体存储装置中或从半导体存储装置中输出。在一个实施例中，该控制信号是读出放大器控制信号。该读出放大器控制信号有选择地激活存储器阵列中的读出放大器。存储器阵列中的第一接收两个控制信号。这两个控制信号中的每一个可与4位数据相联。存储器阵列中的第二可接收8个控制信号，并且这8个控制信号中的每一个可与单一位数据相联。每个控制信号可被多个存储器阵列接收。
一个存储器阵列与一定数量的位相联，该数量包括一位、两位、4位和8位。位的数目取决于存储装置的数据输入/输出运行结构。一种结构为以9为倍数(X9)的运行结构。在该结构中，两个存储器阵列的每个与4位相联，第三存储器阵列与单一位相联。在以18为倍数(X18)的运行结构中，4个存储器阵列的每个与4位相联，第五存储器阵列与两位相联。在以36为倍数(X36)的运行结构中，8个存储器阵列的每个与4位相联，第九存储器阵列与4位相联。在以72为倍数(X72)的运行结构中，8个存储器阵列的每个与8位相联，第九存储器阵列与8位相联。
在一实施例中，存储器阵列由多个第一存储器阵列和至少一个第二存储器阵列组成。该阵列设置为3列3行。在一实施例中，存储装置包括第三存储器阵列和/或外围电路(其可包括本发明的控制电路)。该第三存储器阵列可以是第一和第二存储器阵列中至少一个的冗余阵列。该第三阵列和/或该外围电路可以形成在该存储器电路中以便它划分至少一个存储器阵列。在一具体实施例中，冗余存储器阵列和/或外围电路将存储器阵列划分成两半。
在一实施例中，每个存储器阵列包括8个存储块，每个存储块包括8个存储段。本发明的存储装置可以是一静态随机存取存储器(SRAM)。
在一实施例中，多个存储器阵列都具有相同的输入/输出结构。这些存储器阵列均可具有相同的存储密度，或至少两个存储器阵列具有不同的存储密度。
在一实施例中，该存储装置包括9个存储器阵列。在另一实施例中，存储器阵列的数量是9的整数倍。
在一实施例中，存储器阵列包括多个第一存储器阵列和一第二存储器阵列，该第一存储器阵列在读/或写操作过程中有选择地被激活，该第二存储器阵列在每次读/或写操作过程中由控制信号激活。
本发明提供了优于其它存储器输入/输出组织结构的许多优点。例如，通过使用奇数个存储器阵列，可以很容易地从存储器中输入和输出9的倍数位的数据，而不使用现有方法中的复杂电路。尤其是，不使用现有技术中的多路复用方法即可实现本发明。这种复杂性的消除大致减少了本发明存储装置的耗电量从而也提高了运行速度。
通过对由附图显示的本发明优选实施例的更详细描述，本发明的前述以及其它目的、特点和优点将变得明显，贯穿不同的附图，相同部件采用相同的附图标记。附图并不是用来度量，而重要的是要表明本发明的原理。
图1是具有多个存储器阵列的半导体存储装置的框图；图2是图1所示装置中的一存储器阵列的框图；图3是图2所示存储器阵列中的一存储块的框图；图4A-4C包括表示图1所示存储装置中的有关X72/X36/X18 SDR读操作或X36/X18/X9 DDR读操作中数据输出方法的框图；图5是按照本发明的具有9的倍数位的数据输入/输出结构的半导体存储装置的框图；图6是图5所示装置中的一存储器阵列的框图；图7是按照本发明的控制电路的框图；图8是图5所示装置中的存储器阵列的框图；图9是图5所示装置中的另一存储器阵列的框图；图10是图7所示控制电路的电路图；图11是表示按照本发明的具有外围电路和冗余电路的半导体存储装置的布局方案的示意性平面图。
具体实施例方式
图5是按照本发明一实施例的半导体存储装置100的框图。参见图5，按照本发明的半导体存储装置100可以是一静态随机存取存储器(SRAM)。然而，本领域技术人员可以想到按照本发明的半导体存储装置100也可以是其它类型的存储装置，例如DRAM、快闪存储装置、FRAM、EEPROM、ROM等。
在一实施例中，按照本发明的半导体存储装置100包括排列在3行和3列区域中的9个存储器阵列MAT0至MAT8。例如，如果图5所示的半导体存储装置100的密度为72M位，则每个存储器阵列的密度为8M位。在一个实施例中，所有的阵列具有相同的密度。然而，本发明也适用于所有的阵列具有不同密度的系统。
按照本发明的半导体存储装置中的每个存储器阵列包括用于存储数据的多个存储块。图6是示出一个存储器阵列的框图，例如，图5中所示MAT0。参见图5和6，在本发明的一个实施例中，每个存储器阵列MAT0至MAT8包括8个存储块BLK0至BLK7。例如，如果每个存储器阵列的密度为8M位，则每个存储块的密度为1M位。
参见图6，存储器阵列(例如MAT0)还包括一主行解码电路MRD、段行解码电路SRD、一列解码器和列门块Y-DEC&Y-GATE、以及一读出放大器和写驱动器块SA&WD。主行解码电路MRD有选择地驱动设置在行方向的主字线(未示出)。每个段行解码电路SRD有选择地驱动相应的存储块的段字线(未显示)。列解码器和列门块Y-DEC&Y-GATE选择所选存储块的列，例如，在X9数据输入/输出结构的情况下选择8列。
在读操作过程中，读出放大器和写驱动器块SA&WD通过所选行从所选存储块读取数据，并将所读数据传送到数据总线MDL。在写操作中，通过列解码器和列门块Y-DEC&Y-GATE，读出放大器和写驱动器块SA&WD将数据总线上的写入数据传送到所选存储块的所选列中。按照本发明的一个实施例，数据总线MDL包括8条数据线MDL0至MDL7，且每个存储块包括8个存储块段。
图7包括表示按照本发明的使用存储块段的存取方法的框图。参见图7，半导体存储装置100包括一用于控制每个存储器阵列中的存储块的每个读出放大器和每个写驱动器的控制电路120。例如，为了响应模式选择信号DR7236、DR3618和DR1809以及地址信号A1至A3，控制电路120产生使能信号EN0至EN7。取决于使能信号EN0至EN7的选择性激活，读取在每个存储器阵列MAT0至MAT3和MAT5至MAT8中的4位数据或8位数据。同样，取决于使能信号EN0至EN7的选择性激活，读取在存储器阵列MAT4中的1位数据、2位数据、4位数据或8位数据。
例如，在X9 SDR读操作过程中，如果使能信号EN7被激活，则读取在每个存储器阵列MAT3、MAT5中的4位数据，并且读取在存储器阵列MAT4中的1位数据。由此，9位数据向外输出而不用如图4B～4C所示的多路复用方法。在X18 SDR读操作过程中，如果使能信号EN0、EN4被激活，读取在每个存储器阵列MAT0、MAT2、MAT6和MAT8中的4位数据，并且读取在存储器阵列MAT4中的2位数据。由此，18位数据向外输出而不用多路复用方法。
图8示出了图7所示的存储块及其外围电路。如图8所示，存储块BLK包括8个存储块段IO0至IO7。一段行解码电路SRD是一行选择电路。该SRD选择设置在存储块中行方向的至少一段字线(未示出)。列解码器和列门块Y-DEC&Y-GATE是一用于选择存储块列(例如8列)的列选择电路。换言之，在每个存储块段中选择一列。由列解码器和列门块Y-DEC&Y-GATE选择的列与相应的读出放大器SA0至SA3相连接。位于一侧的4个读出放大器SA0至SA3由使能信号EN0、EN2、EN4和EN6控制，而位于另一侧的4个读出放大器SA4至SA7由使能信号EN1、EN3、EN5和EN7控制。
例如，如果使能信号EN0被激活且使能信号EN1被去激活，则读出放大器SA0至SA3执行一读操作过程，而读出放大器SA4至SA7不执行读操作过程。因此，读出4位数据。如果使能信号EN0和EN1被激活，所有的读出放大器SA0至SA7都执行读操作。从而读出8位数据。4位数据(或8位数据)从每个存储器阵列MAT0至MAT3、MAT5至MAT8中读出或向它们写入。为方便起见，图8中没有示出写驱动器。然而，写驱动器采用与控制读出放大器SA0至SA7相同的方法来控制，这对本领域技术人员而言是显而易见的。
图9示出了图7所示存储器阵列MAT4的存储块及其外围电路块。除用于控制读出放大器SA0至SA7的方法之外，图9中的电路元件与图8中的电路元件是相同的。位于本发明的存储器电路中央的存储器阵列MAT4( 见图5)的相应存储块的读出放大器被单独控制。按照这些控制方法，1位数据、2位数据、4位数据或8位数据可从存储器阵列MAT4中输出。为方便起见，图9中没有示出写驱动器。然而，写驱动器采用与控制读出放大器SA0至SA7相同的方法来控制，这对本领域技术人员而言是显而易见的。
图10表示图7所示控制电路的优选实施例的电路图。参见图10，按照本发明的控制电路120产生使能信号EN0至EN7，以响应模式选择信号DR7236、DR3618、DR1809和地址信号A1至A3，并且如图10所示，该控制电路120包括6个“或”门G11至G16、3个“非”门INV11至INV13以及8个“与”门G17至G24。该模式选择信号DR7236用于选择X72 SDR读操作模式或X36 DDR读操作模式，该模式选择信号DR3618用于选择X36SDR读操作模式或X18 DDR读操作模式，该模式选择信号DR 1809用于选择X18 SDR读操作模式或X9 DDR读操作模式。模式选择信号可利用选择电路内部编程或外部编程，这对本领域技术人员来说是显而易见的。
表1示出了按照每种操作模式的模式选择信号DR7236、DR3618和DR1809的逻辑状态。
参见表1，如果所有的模式选择信号DR7236、DR3618和DR1809具有逻辑“H”(高)电平，则执行X72 SDR读操作或X36 DDR读操作。此时，不管地址信号A1至A3的逻辑状态是什么，所有的使能信号EN0至EN7都具有逻辑“H”电平。
表1
如果模式选择信号DR7236具有逻辑“L”(低)电平且模式选择信号DR3618、DR1809具有逻辑“H”电平，则执行X36 SDR读操作或X18 DDR读操作。如果地址信号A1为逻辑“L”电平，则不管地址信号A2、A3是什么状态，使能信号EN2、EN3、EN6和EN7被激活且使能信号EN0、EN1、EN4和EN5被去激活。如果地址信号A1为逻辑“H”电平，则使能信号EN0、EN1、EN4和EN5被激活且使能信号EN2、EN3、EN6和EN7被去激活，而不管地址信号A2、A3是什么状态。
如果模式选择信号DR7236、DR3618为逻辑“L”电平且模式选择信号DR1809为逻辑“H”电平，则执行X18 SDR读操作或X9 DDR读操作。从而决定使能信号EN0至EN7的逻辑状态而不管地址信号A3是什么状态。如果地址信号A2A1为逻辑“LL”电平，则使能信号EN3、EN7被激活。如果地址信号A2A1为逻辑“LH”电平，则使能信号EN1、EN5被激活。如果地址信号A2A1为逻辑“HL”电平，则使能信号EN2、EN6被激活。如果地址信号A2A1为逻辑“HH”电平，则使能信号EN0、EN4被激活。
如果所有的模式选择信号DR7236、DR3618和DR1809为逻辑“L”电平，则执行X9 SDR读操作。如果地址信号A3A2A1为逻辑“LLL”电平，则使能信号EN7被激活。如果地址信号A3A2A1为逻辑“LLH”电平，则使能信号EN5被激活。如果地址信号A3A2A1为逻辑“LHL”电平，则使能信号EN6被激活。如果地址信号A3A2A1为逻辑“LHH”电平，则使能信号EN4被激活。如果地址信号A3A2A1为逻辑“HLL”电平，则使能信号EN3被激活。如果地址信号A3A2A1为逻辑“HLH”电平，则使能信号EN1被激活。如果地址信号A3A2A1为逻辑“HHL”电平，则使能信号EN2被激活。如果地址信号A3A2A1为逻辑“HHH”电平，则使能信号EN0被激活。
表2总结了上述模式选择信号、地址信号和使能信号的逻辑状态组合。
表2
下面描述按照本发明半导体存储装置100的X9(X18、X36或X72)SDR读操作。模式选择信号DR7236、DR3618和DR1809设定为逻辑“H”电平以执行X72 SDR读操作。由于模式选择信号DR7236、DR3618和DR1809为逻辑“H”电平，使能信号EN0至EN7被激活而不管地址信号A3A2A1的逻辑状态，这样每个存储器阵列MAT0至MAT8的所选存储块的读出放大器被激活。因此，在X72 SDR读操作过程中，72位数据被同时读取并向外输出。在X36 DDR读操作过程中，72位数据中的一半(36位数据)在时钟信号的上升沿(或下降沿)同步向外输出，而另一半(36位数据)在时钟信号的下降沿(或上升沿)同步向外输出。
当模式选择信号DR1809为逻辑“H”电平且模式选择信号DR7236为逻辑“L”电平时，如果地址信号A1为逻辑“L”电平，则使能信号EN2、EN3、EN6、EN7被激活。从每个存储器阵列MAT1、MAT3、MAT5、MAT7中输出8位数据，作为被每个存储器阵列MAT1、MAT3、MAT5、MAT7的所选存储块的所有读出放大器激活的结果。同时，从存储器阵列MAT4中输出4位数据，作为被存储器阵列MAT4的所选存储块的4个读出放大器激活的结果。因此，从存储器阵列MAT1、MAT3、MAT4、MAT5、MAT7中输出36位数据而不使用多路复用方法。在SDR模式下同时向外输出36位数据。在DDR模式下，36位数据中的一半(18位数据)在时钟信号的上升沿(或下降沿)同步向外输出，而另一半(18位数据)在时钟信号的下降沿(或上升沿)同步向外输出。如果地址信号为逻辑“H”电平，则使能信号EN0、EN1、EN4、EN5被激活。按照与上述相同的方法，从每个存储器阵列MAT0、MAT2、MAT6、MAT8中输出8位数据并且从存储器阵列MAT4中输出4位数据。
通过设定模式选择信号DR7236、DR3618为逻辑“L”电平及设定模式选择信号DR1809为逻辑“H”电平来执行X18 SDR读操作。如上所述，这种情况下，按照地址信号A3A2A1激活两个使能信号。例如，如果地址信号A2、A1为逻辑“H”电平，则使能信号EN3、EN7被激活，并且从每个存储器阵列MAT1、MAT3、MAT5、MAT7中输出4位数据并且从存储器阵列MAT4中输出2位数据。因此，从存储器阵列MAT1、MAT3、MAT4、MAT5、MAT7中输出18位数据而不使用多路复用方法。在SDR模式下同时向外输出18位数据。在DDR模式下，18位数据中的一半(9位数据)在时钟信号的上升沿(或下降沿)同步向外输出，而另一半(9位数据)在时钟信号的下降沿(或上升沿)同步向外输出。如果地址信号A3、A2、A1的组合与上述不同，则以上述相同的方法从5个存储器阵列中读出18位数据。
如果模式选择信号DR7236、DR3618、DR1809为逻辑“L”电平，则执行X9 SDR读操作。如果地址信号A3、A2、A1为逻辑“LLL”电平，则使能信号EN7被激活并且从每个存储器阵列MAT3、MAT5中输出4位数据并且从存储器阵列MAT4中输出1位数据。因此，可以从存储器阵列中读出9位数据而不使用多路复用方法。如果地址信号A3、A2、A1的组合与上述的不同，则以与上述相同的方法从3个存储器阵列中读出9位数据。
图11示出了按照本发明的具有外围电路和冗余电路的半导体存储装置的布局。参见图11，按照本发明的半导体存储装置具有被分成两部分的第二列的存储器阵列MAT1、MAT4、MAT7中的每一个。在一个实施例中，每个存储器阵列被分成两半。外围电路和冗余电路位于分开的区域中。数据I/O焊盘、地址和控制焊盘以及数据I/O电路设置于芯片的边缘区域中。
当参照本发明的优选实施例详细地显示和描述本发明时，本领域技术人员可以理解，可作出各种形式和细节的改变而不脱离由所附权利要求所限定的本发明的精神和范围。
权利要求
1.一种半导体存储装置，包括多个第一存储器阵列，该第一存储器阵列的数量为偶数；一单一第二存储器阵列，包括多个存储块；以及一控制电路，其与该第一和第二存储器阵列中的每一个相联，该控制电路产生控制信号并将该控制信号提供给该第一和第二存储器阵列，以便向该半导体存储装置输入9的倍数位的数据和从中输出9的倍数位的数据。
2.如权利要求1的半导体存储装置，其中该控制信号是读出放大器控制信号，该读出放大器控制信号有选择地激活该存储器阵列中的读出放大器。
3.如权利要求1的半导体存储装置，其中该存储器阵列中的一个与1位、2位、4位和8位中的一种数量位相联，这取决于该存储装置中的数据输入/输出运行结构。
4.如权利要求1的半导体存储装置，其中在以9为倍数的运行结构中，两个该第一存储器阵列中的每一个与4位相联，且该第二存储器阵列与单一位相联。
5.如权利要求1的半导体存储装置，其中在以18为倍数的运行结构中，4个该第一存储器阵列中的每一个与4位相联，且该第二存储器阵列与两位相联。
6.如权利要求1的半导体存储装置，其中在以36为倍数的运行结构中，4个该第一存储器阵列中的每一个与8位相联，且该第二存储器阵列与4位相联。
7.如权利要求1的半导体存储装置，其中在以72为倍数的运行结构中，8个该第一存储器阵列中的每一个与8位相联，且该第二存储器阵列与8位相联。
8.如权利要求1的半导体存储装置，其中该存储器阵列设置为3列和3行。
9.如权利要求8的半导体存储装置，还包括一第三存储器阵列，其是该第一和第二存储器阵列中至少一个的冗余。
10.如权利要求9的半导体存储装置，其中该第一和第二存储器阵列中至少一个被划分成两半。
11.如权利要求8的半导体存储装置，还包括一形成在该半导体存储装置上的外围电路。
12.如权利要求11的半导体存储装置，其中该外围电路被形成为划分该第一和第二存储器阵列中至少一个。
13.如权利要求12的半导体存储装置，其中该第一和第二存储器阵列中至少一个被划分成两半。
14.如权利要求8的半导体存储装置，还包括一第三存储器阵列和一外围电路，该第三存储器阵列是该第一和第二存储器阵列中至少一个的冗余，该外围电路形成在该半导体存储装置上。
15.如权利要求14的半导体存储装置，其中该第三存储器阵列和该外围电路被形成为划分该第一和第二存储器阵列中至少一个。
16.如权利要求1的半导体存储装置，其中每个存储器阵列包括8个存储块，而每个存储块包括8个存储段。
17.如权利要求1的半导体存储装置，其中所有的多个存储器阵列具有相同的输入/输出运行结构。
18.如权利要求1的半导体存储装置，其中该存储器阵列的数量是9。
19.如权利要求1的半导体存储装置，其中该存储器阵列的数量是9的整数倍。
20.如权利要求1的半导体存储装置，其中该存储器阵列包括多个第一存储器阵列和一第二存储器阵列，该第一存储器阵列在读或写操作过程中有选择地被激活，该第二存储器阵列在每个读或写操作过程中被控制信号激活。
21.如权利要求1的半导体存储装置，其中该存储器阵列都具有相同的存储密度。
22.一种在半导体存储装置中处理数据的方法，包括提供多个第一存储器阵列，该第一存储器阵列的数量为偶数；提供一包括多个存储块的第二存储器阵列；以及产生控制信号并将该控制信号提供给该第一和第二存储器阵列，以便向该半导体存储装置输入9的倍数位的数据和从该半导体存储装置中输出9的倍数位的数据。
23.如权利要求22的方法，其中该控制信号是读出放大器控制信号，该读出放大器控制信号有选择地激活该存储器阵列中的读出放大器。
24.如权利要求22的方法，其中该存储器阵列中的一个与1位、2位、4位和8位中的一种数量位相联，这取决于该存储装置中的数据输入/输出运行结构。
25.如权利要求22的方法，其中在以9为倍数的运行结构中，两个该第一存储器阵列中的每一个与4位相联，且该第二存储器阵列与单一位相联。
26.如权利要求22的方法，其中在以18为倍数的运行结构中，4个该第一存储器阵列中的每一个与4位相联，且该第二存储器阵列与两位相联。
27.如权利要求22的方法，其中在以36为倍数的运行结构中，4个该第一存储器阵列中的每一个与8位相联，且该第二存储器阵列与4位相联。
28.如权利要求22的方法，其中在以72为倍数的运行结构中，8个该第一存储器阵列中的每一个与8位相联，且该第二存储器阵列与8位相联。
29.如权利要求22的方法，其中在以9为倍数的运行结构中，该第一存储器阵列中的每一个和该第二存储器阵列与一位数据相联。
30.如权利要求22的方法，其中在以18为倍数的运行结构中，该第一存储器阵列中的每一个和该第二存储器阵列与两位数据相联。
31.如权利要求22的方法，其中在以36为倍数的运行结构中，该第一存储器阵列中的每一个和该第二存储器阵列与4位数据相联。
32.如权利要求22的方法，其中每个存储器阵列包括8个存储块，而每个存储块包括8个存储段。
33.如权利要求22的方法，其中所有的多个存储器阵列具有相同的输入/输出运行结构。
34.如权利要求22的方法，其中该存储器阵列的数量是9。
35.如权利要求22的方法，其中该存储器阵列的数量是9的整数倍。
36.如权利要求22的方法，其中该存储器阵列包括多个第一存储器阵列和一第二存储器阵列，该第一存储器阵列在读或写操作过程中有选择地被激活，该第二存储器阵列在每个读或写操作过程中被控制信号激活。
全文摘要
本发明涉及具有9的倍数位的数据输入/输出结构的半导体存储装置。该存储装置具有多个存储器阵列，在一个实施例中，具有奇数个存储器阵列。该阵列被划分成块，而该块被划分为段。一控制电路将控制信号提供给该存储器阵列，以便向该存储装置输入和/或从该存储装置中输出9的倍数位的数据。该数据位同时输入或输出，而不需要采用多路复用电路。从而减少了耗电量并且提高了存储器的处理速度。本发明还提供在半导体装置中处理数据的方法。
文档编号G11C11/4097GK1489153SQ03155508
公开日2004年4月14日 申请日期2003年7月26日 优先权日2002年7月26日
发明者梁香子, 朴哲成, 卢龙焕, 赵闰珍 申请人:三星电子株式会社