专利名称：用于拟静态存储装置的异步接口电路和方法
技术领域：
本发明一般涉及半导体存储装置领域，更具体地，涉及用于拟静态存储装置的接口电路和方法。
背景技术：
被称作拟静态存储器的一类存储装置通常是功能上等同于静态存取存储器(SRAM)装置的存储装置，但是其包括内在的更新电路，因此就使用来说这些装置看起来不需要更新操作。一般而言，这些存储装置能够以一种人们操作传统SRAM的方式被操作，但是其具有基于传统动态随机存取存储器(DRAM)单元的存储磁芯(memorycore)。如在本领域中所公知的，这两种类型的存储单元之间的主要区别是DRAM存储单元需要被周期性地更新以维持所存储的数据，而SRAM存储单元则不需要。
在存储装置中使用传统的DRAM存储磁芯优于传统的SRAM存储磁芯。例如，DRAM存储器阵列的存储密度可以比SRAM存储器阵列的存储密度大得多。在DRAM存储单元的情况下，要存储一个比特的数据仅仅需要一个传输门和一个存储装置，通常是电容器。结果是，每一个DRAM存储单元比每个存储单元有多达六个晶体管的传统的SRAM存储单元要小得多。与SRAM存储单元相比，DRAM存储单元的简单的结构和较小的尺寸转化为复杂程度更低的制造工艺，以及更低的制造成本。
尽管DRAM存储磁芯提供了上述的优点，但是存在着与传统DRAM存储器阵列的设计和操作相关的问题使得其应用不是很合需要。例如，如前文所提到的，DRAM存储单元需要被周期性地更新否则由电容器存储的数据将会丢失。这样，在存储装置中必须加入附加的电路以支持该更新操作。通常也会有DRAM存储磁芯的访问次数要比SRAM存储磁芯的访问次数多的情况。
另外，一个传统DRAM存储磁芯的存储器访问操作是，一旦操作开始了，就应该完成整个访问周期否则数据将会丢失。也就是说，DRAM访问周期在阵列中的一行存储单元被激活开始，并且被激活的行的存储单元各自的充电状态被感应并且被放大。包括被激活的行的一特定存储单元的列通过将该列和输入/输出线路相耦合而被选择。这时，可以从该特定的存储单元读取数据或者向其上写数据。在读或写操作之后，使该行存储单元去激活(deactivated)，这样，在存储单元的各自的电容器中存储了充电状态。如通常所公知的，感知存储单元充电状态的过程是破坏性的，除非在充电状态被放大和该行被去激活的情况下完成访问周期，否则被激活的行的存储单元所存储的数据将会丢失。相反，对于一个传统的异步SRAM存储装置，SRAM感知操作是非破坏性的并且不具有与传统DRAM存储装置相同类型的访问周期。因此，随机存储地址可以在没有时间限制的情况下被断言(assert)至SRAM存储装置，并且总是期望数据在此后的一定时间内被返回。该时间通常被称作地址访问时间的tAA。
因此，期望有一种电路，能适应SRAM存储装置的异步特性并能将这些行为转换为传统DRAM存储访问操作的预定事件，以便提供一种使用传统的DRAM存储磁芯的异步拟静态存储装置。
发明内容
本发明是关于一种设备和方法，用于将存储地址信号的无限制的随机预定的地址转变转换为预定的地址事件，存储访问事件的序列的启动可以以这些预定的地址事件为基础。地址接口电路包括地址检测电路，其接收一个存储地址并响应于每一次接收到新存储地址生成检测脉冲。在地址接口电路中还包括与地址检测电路相连接的脉冲电路。脉冲电路生成启动脉冲，其在从地址检测电路接收检测脉冲后经过的一时间延迟之后启动存储器访问操作。然而，在另一个检测脉冲在经过该时间延迟之前被脉冲电路接收时，该时间延迟就会被新的检测脉冲复位，并且脉冲电路将随后生成在从接收新的检测脉冲而经过的时间延迟之后的启动脉冲。被由脉冲电路生成的启动脉冲随后可以被用于启动访问事件的序列以访问存储器阵列。
图1是根据本发明实施例的异步接口电路的功能方框图。
图2是根据本发明实施例的延迟电路的功能方框图。
图3是根据本发明实施例的延迟级的示意图。
图4是根据本发明实施例的脉冲电路的示意图。
图5是根据本发明实施例的包括异步接口电路的存储装置的一部分的功能方框图。
图6是包括图5的存储装置的计算机系统的功能方框图。
具体实施例方式
本发明的实施例是关于一种异步接口电路，其将随机预定的地址转变，如那些应用于SRAM装置的随机预定的地址转变，转换为预定的地址事件，其中预定的地址时间可以以一种有序的方式被断言至传统DRAM存储磁芯。下面列出的特定细节提供了对本发明充分的理解。然而，本领域的技术人员应该清楚本发明可以在没有这些特定细节的情况下也可以被实现。在其它的实例中，已知的电路、控制信号和定时协议没有详细列出，以便避免对本发明产生的不必要的模糊。
图1所示的是根据本发明的实施例的异步接口电路100。异步接口电路100包括地址输入缓冲器102a-n，每一个接收一个各自的代表输入地址A0-An的一个比特的输入地址信号，并且还具有连接至NOR(或非)门104的输入的输出端。行地址输入缓冲器102a-n中的每一个包括一个地址瞬态检测器(ATD)，其响应于做出逻辑状态转变的各个输入地址信号产生输出脉冲ATD_PULSE。行地址输入缓冲器102a-n和包括在每一个中的ATD在设计上是传统的并且是本领域公知的。通过如图1所示的结构，当由行地址输入缓冲器102a-102n的任何一个输出ATD_PULSE时，NOR门104就生成一个输出脉冲ATD_IN用来提供延迟电路106。延迟电路106生成一个输出PULSE_OUT，其用来开始一个DRAM存储磁芯的访问操作。
异步接口操作电路100可以与传统的DRAM存储磁芯一起使用以提供一个异步拟静态SRAM操作。如前文所提到的，传统的DRAM存储磁芯不是很适合于传统SRAM地址接口的异步特性，因为随机地址可以在没有定时限制的情况下被断言。在读操作的情况下，地址被断言之后的通常被称为地址访问时间的时间周期，tAA，输出数据被提供。如果违反了定时规范，并且地址在输出数据被提供之前变化，则由SRAM存储磁芯存储的数据将因为传统的SRAM存储单元存储数据的方式而不会丢失。相反的，在传统的DRAM存储磁芯中，一旦已经开始了存储区域的存储访问，则访问操作必须被完成否则将冒着丢失数据的危险，因为DRAM固有一个破坏性的读序列。但是，如下面将要详细解释的，异步接口电路100，能够进行随机预定的地址转变，如那些被允许用于传统SRAM装置的随机预定的地址转变，并能把它们转换为预定的事件，这些预定时间可以以有序的方式被断言至DRAM存储磁芯。
图2图示说明了根据本发明实施例的延迟电路120。延迟电路120能代替图1所示的延迟电路106。延迟电路120包括至少一个延迟级140。每一个延迟级140有一个延迟输入和一个ATD输入，还有一个延迟输出。在图3中图示了延迟级140的一个实施例。延迟级140包括一个两输入NOR门180，其具有一个通过延迟装置182与反向器184的输入相连接的输出。NOR门180的第一个输入表示延迟输入，第二个输入表示ATD输入。在操作中，延迟级140提供了一个输出信号，这一输出信号除了被延迟了延迟装置182的时间tdd之外，与应用于延迟输入的信号相似。
参照图2，延迟电路120包括多个延迟级140，第一个延迟级140在它的延迟输入和复位输入中都接收ATD_IN信号。随后的延迟级140被连接使得延迟输入被连接到在前的延迟级140的延迟输出，如图2所示。每一个延迟级140在它的延迟输出中生成一个应用于其延迟输入的但被延迟了一个时间延迟tdd的信号的版本。每一个延迟级140的ATD输入被连接以接收ATD_IN信号。最后的延迟级140的延迟输出连接到两输入NOR门150的第一个输入。NOT门150的第二个输入被连接以接收ATD_IN信号。NOR门150的输出通过反向器152连接到脉冲发生器154。脉冲发生器154响应于由反向器152输出的信号的下降沿而生成脉冲PULSE_OUT。如前文所提到的，PULSE_OUT信号被用来启动对传统DRAM存储磁芯的访问操作。
在操作中，延迟电路120在最近的ATD_IN脉冲下降沿之后的时间延迟td生成一个PULSE_OUT脉冲。时间延迟td大约是每一个延迟级140延迟的总和。为了简化说明延迟电路120，任何门的延迟已经被忽略了。然而，应该理解的是因为门的延迟某些时间将会被加到时间延迟td上。当延迟电路120接收到ATD_IN脉冲时，反向器152的输出达到HIGH并且在ATD_IN脉冲的上升沿之后tdd每个延迟级140的延迟输出达到HIGH。在ATD_IN脉冲的下降沿上，延迟电路开始对时间延迟td计数。也就是，对于在链中的第一个延迟级140，它的延迟输出将在ATD_IN脉冲的下降沿后tdd达到LOW。第二个延迟级140的延迟输出将在第一个延迟级140延迟输出的下降沿后tdd达到LOW。因此，ATD IN脉冲的下降沿将涓流(trickle)通过延迟级140的链直到被应用于NOR门150的输入。注意，在这个时间过程中，反向器152的输出一直保持HIGH。在ATD_IN信号的下降沿后td发生最后一个延迟级140的延迟输出达到LOW之前，反向器152的输出不会达到LOW。当这一情况发生时，脉冲发生器154随后生成PULSE_OUT脉冲，其能被用来启动对DRAM存储磁芯的访问操作。
在td计时计数已经过去之前延迟电路120接收到了第二个ATD_IN脉冲的情况下，计时链的延迟级140本质上会被复位，因为每个延迟级140的延迟输出将响应于该新的ATD_IN脉冲再次达到HIGH。如上所述，td倒数计时将响应于新的ATD_IN脉冲的下降沿重新开始。实际上，脉冲发生器154在提供给延迟电路120的最后一个ATD_IN脉冲下降沿后的td之前将不会生成PULSE_OUT脉冲，从而，没有在该时间之前将不会启动访问操作。
因此，可以看到无限制的地址转变输入模式可以通过异步接口电路100(图1)被转换为适合于DRAM存储磁芯的预定阵列访问的预定地址事件。也就是，通过异步接口电路100，一旦给定地址被断言至DRAM存储磁芯，就没有新地址被断言，直到完成进行中的访问。
图4图示说明了根据本发明实施例的脉冲电路200。该脉冲电路能被用来生成一个具有最小脉冲宽度tw的输出脉冲信号OUT，尽管输入脉冲信号IN具有小于tw的脉冲宽度。脉冲电路200能被用来保证提供给延迟电路120(图2)的ATD_IN信号有足够的宽度以复位延迟级140，并防止脉冲发生器154生成将会在无意中启动DRAM存储磁芯的访问操作的PULSE_OUT信号。在本发明的一个实施例中，脉冲电路200连接在NOR门104(图1)的输出和延迟电路106的输入之间。因此，即使NOR门104输出脉冲的宽度小于tw，脉冲电路200的输出脉冲也将提供给延迟电路106一个有足够脉冲宽度的ATD_IN信号以复位延迟电路106。本领域的普通的技术人员应该理解信号的极性能够在脉冲电路200的可替换实现中反转并保持在本脉冲电路200包括由两个交叉相连的NOR门构成的有源HIGHS-R锁存器(active HIGH S-R latch)202。锁存器202具有被连接以接收IN信号的第一个输入，和与二输入NOR门204的输出相连的第二个输入。锁存器202的输出与反向器206相连接，OUT信号由该反向器206提供。锁存器202的输出还通过具有时间延迟tw的延迟装置208与NOR门204的第一个输入相连接。NOR门204的第二个输入被连接以接收IN信号。其结果是，脉冲电路200将由脉冲IN信号生成一个OUT信号，其具有至少是tw的脉冲宽度，即使IN信号的脉冲宽度小于tw，并且无论在时间tw期间IN信号转变了多少次。
应该理解的是，用于延迟电路120(图2)的延迟时间td的长度能够被选择以适应与具有DRAM存储磁芯相关的各种操作。例如，如上所述，本领域都知道，DRAM存储单元需要被周期性地更新以保存数据。通过延迟链120的延迟td能够被选择，使得存储器阵列更新操作可以在td期间执行。也就是，用于td的时间可以根据考虑到更新期间遇到诸如阻抗和门延迟等因素的存储器阵列更新访问时间，而被匹配。通过以这种方式选择td，进行中的存储器阵列更新操作能被完成，因此，避免了任何可能的数据丢失，尽管因为实际的对存储器阵列的访问直到已经经过了延迟时间td之后才会被启动而在操作期间做出了新的地址断言。此时，存储器更新操作就完成了。
td的选择将在某种程度上决定每一个延迟级140中延迟装置182(图3)的延迟时间tdd。应该理解的是，td和tdd是以这样一种方式相关的，即，td大约是延迟级140数目和tdd的乘积。因此，对于给定的时间td，在使tdd更长时可以使用更少的延迟级。作为选择，在使tdd更短时可以使用更多的延迟级。此外，尽管在这里每一个延迟级140都被描述成具有相同的延迟时间tdd，但是每个延迟级的延迟时间可以被修改以便使用一个以上的共用tdd，而并不会背离本发明的范围。
关于选择脉冲电路200(图4)中的延迟装置208的合适的时间延迟tw，tw能够被选择成使得脉冲电路200生成的脉冲将保证每一个延迟级140被复位，即使脉冲电路200的输入脉冲小于tw。
如前文所提到的，应该理解的是，这些信号中的许多的极性在不背离本发明的范围的情况下可以反转。因此，本发明可替换实施例可以通过使用适应反转后的信号极性的可替换线路来实现，并保持在本发明的范围内。例如，延迟级140(图3)已经被图示并被描述为包括一个二输入NOR门180。然而，如果信号的极性被反转，则也可以通过使用一个二输入NAND(与非)门来实现延迟级。其它以上描述的电路可以以同样的方式被修改，如本领域所公知的。因此，如前文所讨论的，在实现本发明的实施例中所使用的特定极性和相关线路可以在不背离本发明的范围的情况下而被修改。
图5图示说明了根据本发明实施例的存储装置500的一部分。存储装置500是异步拟静态SRAM，其包括传统DRAM存储器阵列502。存储装置500包括命令解码器506，其通过命令总线508接收存储器命令并生成相应的存储装置500内的控制信号以执行各种存储操作。行和列地址信号通过地址总线520应用于存储装置500并被提供给异步接口电路510，该异步接口电路510与本发明的实施例一致。如上所述，异步接口电路510生成PULSE_OUT脉冲以启动对存储器阵列502的访问操作。如图5所示，PULSE_OUT脉冲被提供给命令解码器506。然而，应该理解的是，PULSE_OUT信号可以在不背离本发明的范围的情况下被提供给存储装置500可供选择的或附加的功能块。
行和列地址由包括在异步接口电路510中的地址输入缓冲器(未示出)提供，用于分别由行地址解码器524和列地址解码器528进行解码。存储器阵列读/写线路530与阵列502相连接以通过输入输出数据总线544提供读数据给数据输出缓冲器534。写数据通过数据输入缓冲器544和存储器阵列读/写线路530应用于存储器阵列502。命令解码器506响应于应用于命令总线508的存储命令以对存储器阵列502执行各种操作。特别的，命令解码器506用于生成内部控制信号以从存储器阵列502读取数据并向其写入数据。在这些访问操作中的一个访问操作期间，在地址总线520上提供的地址被行解码器524解码以访问存储器阵列502的一个行。同样的，在地址总线520上提供的输入被列解码器528解码以访问存储器阵列502中的至少一个列。在读操作期间，存储在(一个或多个)地址存储单元的数据被随后转移到输出缓冲器534并被提供在数据输出线路上。在写操作中，寻址的存储单元被访问，并且在数据输入线路上和数据输入缓冲器544上提供的数据被存储在单元中。
图6是一个计算机系统600的方框图，该计算机系统包括了包含图5的存储装置500的计算机线路602。计算机线路602执行各种计算功能，例如执行具体的软件以执行具体的计算或任务。另外，计算机系统600包括与计算机线路602相连接的一个或多个输入装置604，例如键盘，以允许操作员与计算机系统接口。通常，计算机系统600还包括与计算机线路602相连接的一个或多个输出装置606，这些输出装置通常为显示装置。一个或多个数据存储装置608也典型地与计算机线路602相连接以存储数据或检索数据。存储装置608的例子包括硬盘和非易失性存储器。计算机系统600还包括无线通信链路610，通过该链路计算机线路能够通过无线介质发送和接收数据。计算机线路602通常通过适当的地址、数据和控制总线与存储装置500相连接以提供向存储器写入数据和从其读取数据。
从上述内容中应该理解的是，尽管在这里为了解释的目的对本发明的具体实施例进行了描述，但是在不背离本发明精神和范围的前提下还可以做各种修改。因此，除所附权利要求书所限制的之外，本发明不受其他所限。
权利要求
1.一种用于存储装置的地址接口电路，包括地址瞬态检测电路，用于接收一地址信号并响应于地址信号中的每一次转变而生成一具有下降沿的检测脉冲；延迟电路，其具有与所述地址瞬态检测电路相连接以接收所述检测脉冲的一输入端，还具有一输出端，在该输出端处提供一触发信号，该延迟电路在最后接收的检测脉冲的下降沿之后的一时间延迟生成该触发信号；以及脉冲发生器，其具有被连接以接收由所述延迟电路所生成的触发信号的一输入端，还具有一输出端，在该输出端处响应于所述触发信号而提供一开始脉冲以启动一存储访问操作。
2.如权利要求1所述的地址接口电路，其中所述延迟电路包括延迟级的链，该链具有与所述地址瞬态检测电路相连接以接收所述检测脉冲的一第一延迟级和一最后延迟级，该最后延迟级具有一输出端，在该输出端处提供所述触发信号，每个延迟级具有第一和第二输入端以及一输出端，并使应用于第一或第二输入端的信号的下降沿从传播至其输出端被延迟一级时间延迟。
3.如权利要求1所述的地址接口电路，还包括连接在所述地址瞬态检测电路和所述延迟电路之间的脉冲电路，用于响应于所述检测脉冲而生成一具有最小脉冲宽度的脉冲信号。
4.如权利要求1所述的地址接口电路，其中所述脉冲发生器响应于所述触发信号的下降沿而提供所述开始脉冲。
5.如权利要求1所述的地址接口电路，其中所述延迟电路包括一延迟链，该延迟链具有多个串联连接的延迟级，所述最后接收的检测脉冲的下降沿通过该延迟链传播至所述输出端，以作为所述触发信号而被提供。
6.一种用于存储装置的地址输入电路，包括输入缓冲器，其被连接以接收地址信号并响应于此而生成一地址检测脉冲；延迟级的链，所述地址检测脉冲通过该链传播，该链具有一最后的延迟级，当在没有接收另一个地址检测脉冲的情况下经过了一时间延迟时，所述地址检测脉冲从该最后延迟级输出；脉冲发生器，其响应于从所述最后的延迟级接收所述地址检测脉冲而生成一输出信号以启动一存储访问操作。
7.如权利要求6所述的地址输入电路，其中所述输入缓冲器包括地址瞬态检测电路，其响应于检测到地址信号中的转变而生成地址检测脉冲。
8.如权利要求7所述的地址输入电路，其中所述输入缓冲器还包括用于生成一具有最小脉冲宽度的检测脉冲的脉冲电路。
9.如权利要求6所述的地址输入电路，其中所述启动存储访问操作的输出信号包括所述地址检测脉冲的下降沿。
10.如权利要求6所述的地址输入电路，其中所述链的每一个延迟级包括二输入NOR门，其具有一输出端，与输入缓冲器的输出端相连的第一输入端和被连接以接收一在前延迟级的输出的第二输入端；延迟电路，其连接至所述NOR门的输出用于提供一输出信号，该输出信号是所述NOR门输出的延迟的版本；以及连接至所述延迟电路的反向器。
11.一种异步存储地址接口电路，包括地址检测电路，用于接收存储地址并响应于每个新存储地址的接收而生成一输出脉冲；脉冲电路，其与所述地址检测电路相连接并用于生成一开始脉冲，以在从接收输出脉冲起经过一时间延迟之后启动存储访问操作，或者，用于响应于在经过该时间延迟之前接收另一个检测脉冲，复位该时间延迟并在其后的该时间延迟生成开始脉冲。
12.如权利要求11所述的异步存储地址接口电路，其中所述脉冲电路包括延迟级的链，该链具有与所述地址检测电路相连接以接收所述输出脉冲的一第一延迟级和一最后延迟级，该最后延迟级具有一输出端，在该输出端处提供一触发信号，每个延迟级具有第一和第二输入端以及一输出端，并使应用于第一或第二输入端的信号的下降沿从传播至其输出端被延迟一级时间延迟；以及脉冲发生器，用于响应于所述触发信号的下降沿而生成所述开始脉冲。
13.如权利要求12所述的异步存储地址接口电路，其中每个所述延迟级包括二输入NOR门，其具有一输出端，与所述地址检测电路的输出端相连的第一输入端和被连接以接收一在前延迟级的输出的第二输入端；延迟电路，其连接至所述NOR门的输出端用于提供一输出信号，该输出信号是所述NOR门输出的延迟的版本；以及连接至所述延迟电路的反向器。
14.如权利要求11所述的异步存储地址接口电路，还包括连接在所述地址检测电路和所述脉冲电路之间的脉冲宽度电路，其为所述脉冲电路生成一具有最小脉冲宽度的输出脉冲。
15.如权利要求11所述的异步存储地址接口电路，其中所述脉冲电路包括延迟电路，其具有与所述地址检测电路相连接以接收所述输出脉冲的一输入端，还具有一输出端，在该输出端处提供一触发信号，该延迟电路在最后接收的检测脉冲的下降沿之后的一时间延迟生成该触发信号；以及脉冲发生器，其具有被连接以接收由所述延迟电路所生成的触发信号的一输入端，还具有一输出端，在该输出端处响应于所述触发信号而提供所述开始脉冲。
16.一种存储装置，包括易失性存储单元的阵列，该阵列使得对其的访问受到包括访问事件序列的访问周期的完成的限制；输入缓冲器，其被连接以接收地址信号并响应于此而生成一地址检测脉冲；延迟电路，与所述输入缓冲器相连接，并用于基于转变检测脉冲的下降沿而启动一延迟序列，该延迟电路响应于在该延迟序列完成之前所生成的新的转变检测脉冲的下降沿而复位该延迟序列，并从该新的转变检测脉冲的下降沿重启该延迟序列；以及脉冲发生器，与所述延迟电路相连接，该脉冲发生器响应于所述延迟序列的完成而生成一脉冲以启动所述访问事件序列。
17.如权利要求16所述的存储装置，其中所述延迟电路包括延迟级的链，该链具有与输入缓冲器相连接以接收所述地址检测脉冲的一第一延迟级和一最后延迟级，该最后延迟级具有一输出端，在该输出端处一触发信号被提供给所述脉冲发生器，每个延迟级具有第一和第二输入端以及一输出端，并使应用于第一或第二输入端的信号的下降沿从传播至其输出端被延迟一级时间延迟。
18.如权利要求17所述的存储装置，其中所述脉冲发生器响应于所述触发信号的下降沿而提供所述开始脉冲。
19.如权利要求16所述的存储装置，还包括连接在所述输入缓冲器和所述延迟电路之间的脉冲电路，用于响应于所述地址检测脉冲而生成一具有最小脉冲宽度的脉冲信号。
20.如权利要求16所述的存储装置，其中所述延迟电路包括一延迟链，该延迟链具有多个串联连接的延迟级，最后接收的检测脉冲的下降沿通过该延迟链传播至所述输出端，以作为一触发信号被提供给所述脉冲发生器。
21.如权利要求16所述的存储装置，其中所述输入缓冲器包括地址瞬态检测电路，用于响应于检测到地址信号中的转变而生成所述地址检测脉冲。
22.一种存储装置，包括易失性存储单元的阵列，该阵列使得对其的访问受到包括访问事件序列的访问周期的完成的限制；存储器阵列访问线路，其连接至所述易失性存储单元的阵列，用于根据所述事件序列访问存储器阵列；地址检测电路，用于接收存储地址，并响应于新的存储地址的每一次接收而生成一输出脉冲；以及脉冲电路，其与所述地址检测电路相连接并用于生成一开始脉冲，该开始脉冲被提供给所述存储器阵列访问线路以在从接收所述输出脉冲起经过一时间延迟之后启动所述访问事件序列，或者，用于响应于在经过该时间延迟之前接收另一个输出脉冲而复位该时间延迟，并在其后的该时间延迟生成开始脉冲。
23.如权利要求22所述的存储装置，其中所述脉冲电路包括延迟级的链，该链具有与所述地址检测电路相连接以接收所述输出脉冲的一第一延迟级和一最后延迟级，该最后延迟级具有一输出端，在该输出端处一触发信号被提供，每个延迟级具有第一和第二输入端以及一输出端，并使应用于第一或第二输入端的信号的下降沿从传播至其输出端被延迟一级时间延迟；以及脉冲发生器，用于响应于所述触发信号的下降沿而生成所述开始脉冲。
24.如权利要求22所述的存储装置，还包括连接在所述地址检测电路和所述脉冲电路之间的脉冲宽度电路，其为所述脉冲电路生成一具有最小脉冲宽度的输出脉冲。
25.如权利要求22所述的存储装置，其中所述脉冲电路包括延迟电路，其具有与所述地址检测电路相连接以接收所述输出脉冲的一输入端，还具有一输出端，在该输出端处提供一触发信号，该延迟电路在最后接收的检测脉冲的下降沿之后的一时间延迟生成该触发信号；以及脉冲发生器，其具有被连接以接收由所述延迟电路所生成的触发信号的一输入端，还具有一输出端，在该输出端处响应于所述触发信号而提供所述开始脉冲。
26.一种计算机系统，包括数据输入装置；数据输出装置；与所述数据输入和输出装置相连接的处理器；以及与所述处理器相连接的存储装置，存储装置包括易失性存储单元的阵列，该阵列使得对其的访问受到包括访问事件序列的访问周期的完成的限制；输入缓冲器，其被连接以接收地址信号并响应于此而生成一地址检测脉冲；延迟电路，与所述输入缓冲器相连接，并用于基于转变检测脉冲的下降沿而启动一延迟序列，该延迟电路响应于在该延迟序列完成之前所生成的新的转变检测脉冲的下降沿而复位该延迟序列，并从该新的转变检测脉冲的下降沿重启该延迟序列；以及脉冲发生器，与所述延迟电路相连接，该脉冲发生器响应于所述延迟序列的完成而生成一脉冲以启动所述访问事件序列。
27.如权利要求26所述的计算机系统，其中所述存储装置的延迟电路包括延迟级的链，该链具有与输入缓冲器相连接以接收所述地址检测脉冲的一第一延迟级和一最后延迟级，该最后延迟级具有一输出端，在该输出端处一触发信号被提供给所述脉冲发生器，每个延迟级具有第一和第二输入端以及一输出端，并使应用于第一或第二输入端的信号的下降沿从传播至其输出端被延迟一级时间延迟。
28.如权利要求27所述的计算机系统，其中所述存储装置的脉冲发生器响应于所述触发信号的下降沿而提供开始脉冲。
29.如权利要求26所述的计算机系统，其中所述存储装置还包括连接在所述输入缓冲器和所述延迟电路之间的脉冲电路，用于响应于所述地址检测脉冲而生成一具有最小脉冲宽度的脉冲信号。
30.如权利要求26所述的计算机系统，其中所述存储装置的延迟电路包括一延迟链，该延迟链具有多个串联连接的延迟级，最后接收的地址检测脉冲的下降沿通过该延迟链传播至所述输出端，以作为一触发信号被提供给所述脉冲发生器。
31.如权利要求26所述的计算机系统，其中所述存储装置的输入缓冲器包括地址瞬态检测电路，用于响应于检测到地址信号中的转变而生成所述地址检测脉冲。
32.一种用于访问易失性存储单元的存储器阵列的方法，其中对存储器阵列的访问受到具有事件序列的访问周期的完成的限制，该方法包括接收具有无限制的随机预定的地址转变的存储地址信号；将所述存储地址信号的无限制的随机预定的地址转变转换为预定的地址事件；以及响应于所述预定的地址事件，启动所述事件序列以访问所述易失性存储单元的存储器阵列。
33.如权利要求32所述的方法，其中转换所述无限制的随机预定的地址转变包括响应于一地址转变而启动一延迟序列；响应于在所述延迟序列的完成之前所检测的新的地址转变而复位所述延迟序列，并响应于该新的地址转变而重启所述延迟序列；以及响应于所述延迟序列的完成而启动所述访问事件序列。
34.如权利要求33所述的方法，还包括响应于在存储地址信号中检测转变而生成一转变检测脉冲；通过一具有一时间延迟的延迟链，传播所生成的最后的转变检测脉冲的下降沿；以及在该经过了该时间延迟之后，生成一开始脉冲以启动所述访问事件序列。
35.如权利要求34所述的方法，其中生成所述开始脉冲响应于在没有检测另一个地址转变的情况下，通过所述延迟链传播的所述最后的转变检测脉冲的下降沿。
36.如权利要求34所述的方法，其中生成所述转变检测脉冲包括生成一具有最小脉冲宽度的转变检测脉冲。
37.如权利要求32所述的方法，其中所述事件序列包括激活所述存储器阵列中的一行存储单元；更新被激活的行的存储单元的数据；以及使该行存储单元去激活以保持其中的各自的数据。
38.如权利要求32所述的方法，其中转换所述无限制的随机预定的地址转变包括生成一开始脉冲以在最后的地址转变后的一固定时间启动所述事件序列。
39.如权利要求32所述的方法，其中转换所述无限制的随机预定的地址转变包括在一时间延迟经过之前每次一地址转变发生时，重启该时间延迟；以及响应于该时间延迟的经过而生成一开始脉冲。
40.一种用于将存储地址信号的无限制的随机预定的地址转变转换为预定的地址事件的方法，其中访问事件序列从所述预定的地址时间被启动以访问易失性存储单元的存储器阵列，该方法包括响应于检测到存储地址信号中的转变而生成一转变检测脉冲；基于该转变检测脉冲的下降沿而启动一延迟序列；响应于在延迟序列完成之前所生成的新的转变检测脉冲的下降沿，复位该延迟序列，并从该新的转变检测脉冲的下降沿重启该延迟序列；以及响应于所述延迟序列的完成而启动所述访问事件序列。
41.如权利要求40所述的方法，其中生成所述转变检测脉冲包括生成一具有最小脉冲宽度的转变检测脉冲。
42.如权利要求40所述的方法，其中所述事件序列包括激活所述存储器阵列中的一行存储单元；更新被激活的行的存储单元的数据；以及使该行存储单元去激活以保持其中的各自的数据。
43.如权利要求40所述的方法，还包括响应于所述延迟序列的完成而生成一开始脉冲，以启动所述访问事件序列。
44.如权利要求40所述的方法，其中启动延迟序列包括通过一具有时间延迟的延迟链，传播所述转变检测脉冲的下降沿。
全文摘要
一种异步地址接口电路(100)和用于将存储地址信号的无限制的随机预定的地址转变转换为预定的地址事件的方法，其中存储访问时间的序列启动可以基于该预定的地址事件。该地址接口电路基于地址转变检测脉冲而启动延迟序列(106)。如果在延迟序列完成之前接收到新的地址转变检测脉冲，则延迟序列(106)被复位并在该新的地址转变检测脉冲上被重启。存储访问事件的序列是响应于延迟序列的完成而被启动的。
文档编号G11C11/403GK1643610SQ03806542
公开日2005年7月20日 申请日期2003年3月19日 优先权日2002年3月19日
发明者西蒙·J·洛维特, 克利夫·济特劳, 布雷恩·M·雪利, 罗杰·D·诺伍德, 约翰·F·施雷克 申请人:米克伦技术公司