专利名称：用于域交连的半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置，尤其涉及一种同步动态随机存取存储器SDRAM及双数据速率DDR，DDRII和DDRIII SDRAM内用于域交连的半导体装置。
背景技术：
一般而言，半导体内存装置会在操作期间发生域交连作用。例如，某些块使用内部时钟作为工作的参考值而其它块则使用一延迟锁定回路(DLL)的时钟作为工作的参考值。除此之外，从接收机定域到发送机定域的转换受域交连作用的支配。
图1所示为习知内存装置内所包括的用于域交连的半导体装置的框图。
如图所示，该习知内存装置包括第一触发器131、一内存单元140、第二触发器150、多个管线闭锁电路180、一驱动器190、第三触发器132、一域交连电路161、一控制及产生块162、第二读取控制器170、一内部时钟产生器110以及一DLL块120。
为了读取并书写数据，该习知内存装置进一步包括更多具特定功能的块。不过，图1中只对用于域交连的特定功能块作详细说明。
可通过该内部时钟产生器110利用一外部时钟EXT_CLK产生一内部时钟INT_CLK。该DLL块120利用一外部时钟EXT_CLK产生一DLL时钟DLL_CLK。其中，将DLL时钟通过第一读取控制器、第二读取控制器170及驱动器190时的延迟时间定义为飞时。习知内存装置中，数据存取与外部时钟EXT_CLK同步。因此，应当通过补偿该飞时在该DLL块120内产生该DLL时钟，以保证该习知半导体内存装置的可靠度。
其中，和使用内部时钟INT_CLK作为参考时钟的第一触发器131和第三触发器132相比，该控制及产生块162、第二读取控制器170、多个管线闭锁电路180及驱动器190使用DLL时钟作为参考时钟。即，发生域交连作用。对参考时钟的域交连作用而言，使用的是域交连电路161。
图2所示为一种习知域交连电路161的框图。
如图所示，该习知域交连电路包括第一和第二输出使能信号产生器210和230、一DLL时钟延迟块220、一数据控制器240、一数据输出控制器250以及第一和第二数据对齐信号产生器260和270。
第一输出使能信号产生器210接收一读取指令信号CASP_RD及内部时钟INT_CLK并输出一初始输出使能信号OE00。该DLL时钟延迟块220接收一列地址选通脉冲(CAS)潜伏期CL以及由该DLL块120产生的上升DLL时钟信号RCLK_DLL及下降DLL时钟信号FCLK_DLL，并产生一输出使能时钟信号，以响应以该CAS潜伏期CL为基础选出的时钟信号。然后，该第二输出使能信号产生器230产生多个输出使能信号，以响应该初始输出使能信号OE00以及输出激活时钟信号。
数据控制器240接收该CAS潜伏期CL以及多个输出使能信号，并确定使所输出数据与外部时钟同步的有效时段。该数据输出控制器250接收多个输出使能信号并确定具有数据选通脉冲信号的主动区段。
在接收到每一个地址信号例如ADD0、内部时钟INT_CLK、上升DLL时钟信号RCLK_DLL及下降DLL时钟信号FCLK_DLL、CAS潜伏期CL以及输出使能时钟信号之后，每一个数据对齐信号产生器例如260都输出数据对齐信号，以响应所输入的地址信号ADD0及CAS潜伏期CL的逻辑数值。
图3所示为如图2所示的习知域交连电路内DLL时钟延迟块220的框图。
如图所示，该DLL时钟延迟块220包括第一到第三上升时钟延迟块321A到321C、第一到第三下降时钟延迟块322A到322C以及第一和第二多路复用器321D和322D。
该DLL时钟延迟块220接收上升DLL时钟信号RCLK_DLL及下降DLL时钟信号FCLK_DLL。将上升DLL时钟信号RCLK_DLL输入到第一到第三上升时钟延迟块321A到321C上。其中，该第一到第三上升时钟延迟块321A到321C各具有不同的延迟数值。结果，可由该第一到第三上升时钟延迟块321A到321C输出各具有不同的延迟数值的第一到第三已延迟上升DLL时钟RCLK_DLL_OE1、RCLK_DLL_OE2及RCLK_DLL_OE3。该第一多路复用器321D至少输出上升DLL时钟信号RCLK_DLL以及第一到第三已延迟上升DLL时钟RCLK_DLL_OE1、RCLK_DLL_OE2和RCLK_DLL_OE3中之一，以响应该CAS潜伏期。
同样地，该第一到第三下降时钟延迟块322A到322C接收下降DLL时钟信号FCLK_DLL，并且输出第一到第三已延迟下降DLL时钟FCLK_DLL_OE1、FCLK_DLL_OE2和FCLK_DLL_OE3。然后，该第二多路复用器322D至少输出下降DLL时钟信号FCLK_DLL及第一到第三已延迟下降DLL时钟FCLK_DLL_OE1、FCLK_DLL_OE2和FCLK_DLL_OE3中之一，以响应该CAS潜伏期。
图4所示为如图2所示的习知域交连电路内第二输出使能信号产生器230的电路图。
该第二输出使能信号产生器230包括多个触发器。可将这些触发器分成两组一触发器组432A到432F用以接收该第一多路复用器321D的输出信号；另一触发器组433A到433F用以接收该第二多路复用器322D的输出信号。与第一已延迟上升DLL时钟信号RCLK_DLL_OE1同步且输出到两触发器组中的432A和433A上的初始输出使能信号OE00输入到第一触发器431上。该多个触发器可分别接收多个输出使能信号OE10_DLL、OE15_DLL到OE65_DLL、OE70_DLL，以响应所输入的已延迟上升DLL时钟及已延迟下降DLL时钟。其中，该多个输出使能信号OE10_DLL、OE15_DLL到OE65_DLL、OE70_DLL用以确定在使之与外部时钟EXT_CLK的上升及下降沿同步之后将数据输出到外部电路上的有效时段。
图5所示为如图2所示的习知域交连电路内数据控制器240的电路图。
该数据控制器240接收多个输出使能信号OE10_DLL、OE15_DLL到OE65_DLL、OE70_DLL，并输出一数据前置使能信号QSEN_PRE及一数据使能信号QSEN，以响应CAS潜伏期CL4到CL10。如图所示，该数据控制器240包括第一和第二信号选择块541和543，以及第一和第二逻辑电路542和544。具有多个反相器及多个与非(NAND)门的每一个信号选择块都接收由另一触发器组433A到433F输出的多个输出使能信号OE15_DLL到OE65_DLL，并选出其中之一以响应CAS潜伏期CL4到CL10。该第一和第二逻辑电路542和544接收由该第一和第二信号选择块541和543输出的至少一个输出信号，并输出数据前置使能信号QSEN_PRE及一数据使能信号QSEN。
图6A和6B所示为如图2所示的习知域交连电路内数据输出控制器250的电路图。
如图所示，该数据输出控制器250包括一上升输出使能信号产生器651、一下降输出使能信号产生器652、一信号处理块653及第三逻辑电路654。
该上升输出使能信号产生器651接收由该第二输出使能信号产生器230内的一触发器组433A到433F输出的多个输出使能信号OE20_DLL到OE60_DLL，并选出其中之一以响应CAS潜伏期CL4到CL10。该下降输出使能信号产生器652接收由该第二输出使能信号产生器230内的一触发器组433A到433F输出的多个输出使能信号OE15_DLL到OE65_DLL，并选出其中之一以响应CAS潜伏期CL4到CL10。该信号处理块653接收由一触发器组433A到433F输出的多个输出使能信号OE20_DLL到OE60_DLL并将信号进行或非-与非-或非(NOR_NAND_NOR)计算的结果输出到第三逻辑电路654。然后，该第三逻辑电路654输出一控制信号，以确定在使之与外部时钟EXT_CLK的上升及下降沿同步之后将数据选通脉冲信号(DQS)输出到外部电路上的主动时段。
图7所示为如图2所示的习知域交连电路内第一数据对齐信号产生器260的电路图。
该第一数据对齐信号产生器260具有多个触发器。每一个触发器都在时钟末端接收到各已延迟上升DLL时钟例如RCLK_DLL_OE1、RCLK_DLL_OE2和RCLK_DLL_OE3以及上升DLL时钟RCLK_DLL，并输出各数据对齐信号例如SOSEZ15、SOSEZ25、SOSEZ35、SOSEZ45及SOSEZ55。同样地图中未显示的是，该第二数据对齐信号产生器270具有多个触发器，在时钟末端分别接收已延迟下降DLL时钟例如FCLK_DLL_OE1、FCLK_DLL_OE2和FCLK_DLL_OE3以及下降DLL时钟FCLK_DLL，并输出各数据对齐信号。
图8A到8C所示为如图2所示的习知域交连电路操作的时序图。具体的说，图8B说明的是该习知单一时钟域交连电路在CAS潜伏期为3时的操作情形，而图8C说明的是该习知时钟域交连电路在CAS潜伏期为5时的操作情形。
如图8A所示，假设其CAS潜伏期为6时的操作情形。在输入读取指令RD之后，应该使一数据输出使能信号ROUTEN激活，以响应该CAS潜伏期。即，假如在初始时序‘0’上输入该读取指令RD，可在该外部时钟EXT_CLK的第六时序‘6’之前使数据输出使能信号ROUTEN激活。
于习知交连电路中，DLL时钟CLK_DLL通过多个触发器。为响应该CAS潜伏期CL，也通过多个触发器使该初始输出使能信号OE00被延迟。不过，假如该半导体系统的操作因此变得比较快，因为无法保证每一个触发器的设定时间，因此延迟DLL时钟的多个触发器变得不稳定。因此，无法固定该输出使能信号的总延迟时间ΔT以响应该CAS潜伏期CL。于是，无法保证能激活该数据输出使能信号ROUTEN，以响应该CAS潜伏期CL。
除此之外，可因低功率电压、温度及复杂程序之类造成半导体系统的不正常操作。假如无法充分地保证高频半导体系统内所包括每一个触发器的设定时间，则很容使该高频半导体系统发生故障。
发明内容
因此，本发明的目的是提供一种具有域交连电路的半导体系统，其中该域交连电路用于侦测内部时钟与DLL时钟之间的相位差，感测DLL时钟从DLL时钟产生器送到数据输出驱动器的飞时，并通过将相位差及飞时考虑进该域交连电路来保护该半导体系统，使其不会因高频、低功率电压、温度及复杂程序之类的因素而导致不正常的操作。
根据本发明的一方面，提供了一种用于半导体装置以提供域交连操作的设备，包括域交连感测块，用于产生多个选择信号，以响应操作模式信号、第一和第二DLL时钟信号以及CAS潜伏期；输出使能信号产生器，用于产生多个输出使能信号，以响应该多个选择信号；数据控制块，用于控制该半导体装置内的数据输出操作，以响应各输出使能信号及CAS潜伏期；以及多个数据对齐块，用以使数据输出操作中对应于地址信号的数据对齐，以响应各选择信号、第一和第二DLL时钟信号以及该地址信号。
根据本发明的另一方面，提供了一种用于提供域交连操作的半导体装置，包括域交连感测块，用于产生多个选择信号，以响应操作模式信号、第一和第二DLL时钟信号以及CAS潜伏期；输出使能信号产生器，用于产生多个输出使能信号，以响应该多个选择信号；数据控制块，用于控制该半导体装置内的数据输出操作，以响应各输出使能信号及该CAS潜伏期；以及多个数据对齐块，用以使数据输出操作中对应于地址信号的数据对齐，以响应各选择信号、第一和第二DLL时钟信号以及该地址信号。
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中图1所示为习知内存装置内所包括的一种用于域交连的半导体装置的框图。
图2所示为一种习知域交连电路的框图。
图3所示为如图2所示的习知域交连电路内DLL时钟延迟块的框图。
图4所示为如图2所示的习知域交连电路内第二输出使能信号产生器的电路图。
图5所示为如图2所示的习知域交连电路内数据控制器的电路图。
图6A和6B所示为如图2所示的习知域交连电路内数据输出控制器的电路图。
图7所示为如图2所示的习知域交连电路内第一数据对齐信号产生器的电路图。
图8A到8C所示为如图2所示的习知域交连电路操作的时序图。
图9所示为一种根据本发明的域交连电路的框图。
图10所示为根据本发明的域交连电路内域交连感测块的框图。
图11所示为根据本发明的域交连电路内感测控制信号产生器的框图。
图12所示为根据本发明的域交连电路内相位侦测器的框图。
图13所示为如图12所示的相位侦测器上内侧部位的框图。
图14A到14C所示为如图10所示的域交连电路内潜伏期侦测器的框图。
图15所示为如图9所示的域交连电路内第二输出使能信号产生器的电路图。
图16A和16B所示为如图9所示的域交连电路内数据输出控制器的框图。
图17所示为如图9所示的域交连电路内数据控制器的框图。
图18所示为如图9所示的域交连电路内第一数据对齐信号产生器的电路图。
图19所示为如图9所示的域交连电路操作的时序图。
图20A和20B所示为一种具有如图9所示的域交连电路的半导体内存装置操作实例的时序图。
具体实施例方式
下面将参照各附图详细说明根据本发明用于域交连的半导体装置。
图9所示为一种根据本发明的域交连电路的框图。
该域交连电路包括一域交连感测块920、第一输出使能信号产生器910、第二输出使能信号产生器930、一数据控制器940、一数据输出控制器950、第一数据对齐信号产生器960以及第二数据对齐信号产生器970。
由内部时钟INT_CLK启动的域交连感测块920接收一刷新状态信号SREF、一DLL休止信号DIS_DLL以及一RAS闲置信号RASIDLE。于是，该域交连感测块920侦测该上升DLL时钟信号RCLK_DLL及下降DLL时钟信号FCLK_DLL的相位，以响应CAS潜伏期CL，并产生一设定选择信号SELB以及多个输出选择信号A，B和C，以响应其侦测结果。
该第一输出使能信号产生器910可通过一读取指令产生一与内部时钟INT_CLK同步的输出初始化信号OE00。该第二输出使能信号产生器930接收多个输出选择信号A、B和C以及该输出初始化信号OE00，并产生多个已延迟输出使能信号。
该数据控制器940接收多个已延迟输出使能信号，并产生用以决定所输出数据的有效时段的数据使能信号。该数据输出控制器950接收多个已延迟输出使能信号，并产生用以决定一数据选通脉冲信号的主动时段的数据选通脉冲使能信号。
该第一数据对齐信号产生器960接收第一地址ADD0，并产生一用以使所输入信号对齐的第一数据对齐信号，以响应该第一地址ADD0以及该域交连感测块的侦测结果。而该第二数据对齐信号产生器970接收第二地址ADD1，并产生一用以使所输入数据对齐的第一数据对齐信号，以响应该第二地址ADD1以及该域交连感测块的侦测结果。
图10所示为根据本发明的域交连电路内域交连感测块920的框图。
该域交连感测块920包括一感测控制信号产生器1010、一相位侦测器1020、一读取路径模块1030以及一潜伏期侦测器1040。
该感测控制信号产生器1010产生一感测起始信号STARTZ，以响应该刷新状态信号SREF、DLL休止信号DIS_DLL以及RAS闲置信号RASIDLE。该相位侦测器1020将上升DLL时钟信号RCLK_DLL与下降DLL时钟信号FCLK_DLL作比较，以响应该感测起始信号STARTZ，并产生一于该CAS潜伏期CL期间激活的设定选择信号SELB以及一用以确定相位侦测时段的相位侦测信号FPVT_DETD，以响应该设定选择信号SELB。
该读取路径模块1030将该相位侦测信号FPVT_DETD延迟一个预定数值，该预定数值等于通过数据读取路径所需的延迟时间，并产生一已延迟相位侦测信号FPVT_DETD。该潜伏期侦测器1040将该已延迟相位侦测信号FPVT_DETD和与内部时钟INT_CLK同步的CAS潜伏期作比较，并产生多个输出选择信号A、B和C。
图11所示为根据本发明的域交连电路内感测控制信号产生器1010的框图。
如图所示，该感测控制信号产生器1010接收该刷新状态信号SREF、DLL休止信号DIS_DLL以及RAS闲置信号RASIDLE。首先，该第一沿脉冲块1111和第二沿脉冲块1112分别输出第一沿脉冲和第二沿脉冲，以响应该刷新状态信号SREF、DLL休止信号DIS_DLL以及RAS闲置信号RASIDLE。然后，产生该感测起始信号STARTZ，以响应该RAS闲置信号RASIDLE、内部时钟INT_CLK以及第一沿脉冲和第二沿脉冲。
图12所示为根据本发明的域交连电路内相位侦测器1020的框图。
该相位侦测器1020包括一内部对DLL相位侦测块(internal to DLLphase detection block)、一潜伏期感测起始块以及一相位侦测选择块。
该内部对DLL相位侦测块具有第一到第三触发器1211到1213以及第一多路复用器431。该第一触发器1211使供电电压VDD与内部时钟INT_CLK同步，而该第二和第三触发器1212和1213则分别使该第一触发器1211的输出信号与上升DLL时钟信号RCLK_DLL和下降DLL时钟信号FCLK_DLL同步。
然后，该相位侦测选择块接收该第二和第三触发器1212和1213的输出信号F与R，并产生该设定选择信号SELB。
之后，该内部对DLL相位侦测块内所包括的第一多路复用器431选出该第二和第三触发器1212和1213的输出信号F与R之一，以响应该设定选择信号SELB。
然后，于该潜伏期感测起始块1241内将第一多路复用器431输出的选择信号OE01与上升DLL时钟信号RCLK_DLL同步。该潜伏期感测起始块1241输出该相位侦测信号FPVT_DET。
图13所示为如图12所示的相位侦测器内的触发器例如1211和1241的内部电路框图。
如图所示，每一个触发器都能使输入到端D上的数据信号与输入到端CLK上的时钟信号同步，并将已同步的数据信号输出到端Q上。
图14A到14C所示为如图10所示的域交连电路内潜伏期侦测器1040的框图。
如图所示，该潜伏期侦测器1040包括第一触发器组1410、一飞时时序感测块1430以及一选择器1450。
具有多个触发器的第一触发器组1410使供电电压VDD与内部时钟INT_CLK同步。具体来说，第一触发器组1410所包括的每一个触发器都接收时钟端的内部时钟、重设端的感测起始信号以及输入端的供电电压。于是，可将第一触发器组1410内最后一个触发器的输入及输出信号M0和M1输出到该飞时时序感测块1430。
读取路径模块1030输出的已延迟相位侦测信号FPVT_DETD被延迟。结果，可将由延迟块1420延迟的第一控制信号EN输出到该飞时时序感测块1430。
参照图14B，该飞时时序感测块1430接收该输入及输出信号M0和M1以及第一控制信号EN，并产生多个飞时侦测信号D1到D3，以响应该输入及输出信号M0和M1。
参照图14C，该选择器1450输出多个输出选择信号A、B和C，以响应该多个飞时侦测信号D1到D3。其中，“CL6789A”指的是CL6、CL7、CL8、CL9和CL10之一。
图15所示为如图9所示的域交连电路内第二输出使能信号产生器930的电路图。
如上所述，该第二输出使能信号产生器930接收多个输出选择信号A、B、C和输出初始化信号OE00，并产生多个已延迟输出使能信号例如OE2_40。
如图所示，该第二输出使能信号产生器930包括第二到第四多路复用器1514、1524和1534以及多个触发器1511，1512，…1535。
该第二多路复用器1514选出一用于产生多个已延迟输出使能信号的基础控制信号，以响应该设定选择信号SELB。即，由该设定选择信号SELB判定以上升DLL时钟信号RCLK_DLL还是下降DLL时钟信号FCLK_DLL为基础产生多个已延迟输出使能信号。
第十三触发器1531使该基础控制信号与上升DLL时钟信号RCLK_DLL同步。在接收到来自第十三触发器1531的输出信号之后，第十四触发器1532和第十五触发器1533分别输出与上升DLL时钟信号RCLK_DLL同步的输出控制信号RB和RC。然后第四多路复用器1534接收第十三到第十五触发器输出的控制信号RA、RB和RC，并选出其中之一，以响应由选择器1450输出的多个输出选择信号A、B和C。然后，第十六到第十八触发器输出多个已延迟输出使能信号中某些与上升DLL时钟信号RCLK_DLL同步的已延迟输出使能信号，例如OE70。
同样地，可通过第三多路复用器及第八到第十二触发器可输出多个已延迟输出使能信号中与下降DLL时钟信号FCLK_DLL同步的其它已延迟输出使能信号，例如OE65。
图16A和16B所示为如图9所示的域交连电路内数据输出控制器950的框图。
该数据输出控制器950包括一上升输出使能信号产生器1610、一下降输出使能信号产生器1620以及一输出重设信号产生器1630。
该上升输出使能信号产生器1610接收多个已延迟输出使能信号中某些与上升DLL时钟信号RCLK_DLL同步的已延迟输出使能信号，例如OE60，并选出其中之一，以响应CAS潜伏期例如CL8。可通过块1614使所选出的信号延迟，然后再将其输出作为上升输出使能信号ROUTEN。
即，该数据输出控制器950包括多个使能信号产生器，可分别用于接收多个已延迟输出使能信号例如OE50，并通过传送出多个输出使能信号之一而单独地产生数据选通脉冲使能信号，即输出使能信号ROUTEN，以响应一已修正的CAS潜伏期，其中通过对至少两个CAS潜伏期例如CL7和CL9进行NOR运算得到该已修正CAS潜伏期。
同样地，该下降输出使能信号产生器1620接收多个已延迟输出使能信号中与下降DLL时钟信号FCLK_DLL同步的其它已延迟输出使能信号，例如OE55，并选出其中之一，以响应CAS潜伏期例如CL7。可通过块1624使所选出的信号延迟，然后再将其输出作为下降输出使能信号FOUTEN。
该输出重设信号产生器1630接收该初始输出使能信号OE00以及多个已延迟输出使能信号中与上升DLL时钟信号RCLK_DLL同步的某些已延迟输出使能信号，例如OE60。然后，该输出重设信号产生器1630通过如图16B所示的逻辑操作输出一数据输出重设信号RST_douz。
图17所示为如图9所示的域交连电路内数据控制器940的框图。
如图所示，该数据控制器940接收由该第二输出使能信号产生器930输出的多个已延迟输出使能信号中的某些已延迟输出使能信号，例如OE2_45。然后，使用每二个已延迟输出控制信号，例如OE55，/OE65，多个使能控制信号被每一个NAND门，例如1713所产生。
即，该数据控制器940包括多个使能控制信号产生器，可分别用于接收多个已延迟输出使能信号，例如OE2_45，并通过传送出多个输出使能信号之一而单独地产生数据使能信号，以响应一已修正CAS潜伏期，其中通过对至少两个CAS潜伏期例如CL7和CL9进行NOR运算得到该已修正CAS潜伏期。
之后，第一到第四传输门1715、1711、1726和1721可分别送出多个使能控制信号，以响应CAS潜伏期。然后，第五和第六逻辑电路1716和1727输出一前置数据使能信号qsEN_pre以及一数据使能信号qsEN。其中，该数据使能信号qsEN确定一输出数据的有效时段。
图18所示为如图9所示的域交连电路内第一数据对齐信号产生器960的电路图。其中，由于如第9图所示的第一数据对齐信号产生器960和第二数据对齐信号产生器970具有相同的结构，因此省略对第二数据对齐信号产生器970的说明。
如上所述，该第一数据对齐信号产生器960接收第一地址ADD0，并产生一用以使输入数据对齐的第一数据对齐信号，以响应该第一地址ADD0以及域交连感测块920的侦测结果。
如图所示，该第一数据对齐信号产生器960包括第五多路复用器1824、第六多路复用器1834、第五触发器1831、第六和第七触发器组以及一信号产生器1840。
该第五多路复用器1824选出上升DLL时钟信号RCLK_DLL及下降DLL时钟信号FCLK_DLL之一，以响应该设定选择信号SELB。然后，该第五触发器1831在输入端接收来自该第五多路复用器1824的输出信号，在时钟端接收上升DLL时钟信号RCLK_DLL，在重设端接收感测起始信号STARTZ，并使来自该第五多路复用器1824的输出信号与上升DLL时钟信号RCLK_DLL同步。
该第六触发器组1832和1833接收来自该第五触发器1831的输出信号FA，其中该第六触发器组1832和1833具有多个触发器，分别在时钟端接收下降DLL时钟信号FCLK_DLL，在重设端接收感测起始信号STARTZ以及在输入端接收最后一个触发器的输出信号。然后，每一个触发器都单独地产生与下降DLL时钟信号FCLK_DLL同步的前置对齐控制信号例如FB。
该第六多路复用器1834从该第五触发器1831的输出信号FA以及前置对齐控制信号FB和FC中选出一个信号，以响应多个输出选择信号A、B和C。
该第七触发器组1835和1836接收来自第六多路复用器1834的输出信号SOSEZ1_35，其中该第七触发器组1835和1836具有多个触发器，分别在时钟端接收下降DLL时钟信号FCLK_DLL，在重设端接收感测起始信号STARTZ，在输入端接收来自最后一个触发器的输出信号。然后，每一个触发器都单独地产生与下降DLL时钟信号FCLK_DLL同步的对齐控制信号SOSEZ45和SOSEZ55。
该信号产生器1840接收来自第六多路复用器1834的输出信号SOSEZ1_35以及对齐控制信号SOSEZ45和SOSEZ55，并输出数据对齐信号SOSEZ_RD，以响应CAS潜伏期CL。
图19所示为如图9所示的域交连电路操作的时序图。其中，假设该CAS潜伏期为7。
首先，在时序‘0’输入该读取指令RD。然后，该相位侦测器1020在内部时钟INT_CLK的预定时序‘1’上感测上升DLL时钟信号RCLK_DLL或下降DLL时钟信号FCLK_DLL的相位。其中，该预定时序‘1’用以保证该域交连电路在输入数据之后的设定时间。该预定时序‘1’取决于诸如高频、低功率电压、温度及复杂程序之类的状况。
例如参照图19，当该域交连电路的工作频率很高时，该相位侦测器1020感测到下降DLL时钟信号FCLK_DLL。在使用标准频率的其它例子里，该相位侦测器1020感测到上升DLL时钟信号RCLK_DLL。最后，当工作频率很低时，该相位侦测器1020感测到下降DLL时钟信号FCLK_DLL。
图20A和20B所示为一种具有如图9所示的域交连电路的半导体内存装置的工作时序图。
以下将参照图20A，详细说明该域交连电路的工作过程。
首先，可通过感测控制信号产生器1010使感测起始信号STARTZ变为逻辑低电平。在该相位侦测器1020内，第一触发器1211输出与内部时钟INT_CLK的上升沿同步的一逻辑高电平的输出信号。然后，在使该第一触发器1211的输出信号处于逻辑高电平之后，可在时序‘B’而不是时序‘a’上侦测到该输出信号，因为无法保证第二触发器1212和第三触发器1213的设定时间。
此时，激活第三触发器1213的输出信号R，然后再激活第二触发器1212的输出信号F。结果，该设定选择信号SELB变为逻辑低电平且该第一多路复用器431将所选出的输出信号R及F之一输出到第四触发器1241上。
之后，读取路径模块100接收该第四触发器1241的输出信号FPVT_DET，并在进行飞时延迟操作之后输出相位侦测信号FPVI_DETD。
然后在该潜伏期侦测器1040中，将相位侦测信号FPVT_DETD输入到延迟块1420上，并将其转换成第一控制信号EN。该飞时时序感测块1430接收由输出该第一触发器1410的输出信号M0和M1以及第一控制信号EN，并产生多个飞时侦测信号D1到D3，以响应输出信号M0和M1。
参照图20B，其中显示的是三种用以说明该域交连电路在工作频率、电源电压及温度下工作时序图。
因此，可通过使用由第二输出使能信号产生器930产生的输出使能信号，使本发明的域交连电路在各种可变环境下稳定地工作。
除此之外，本发明的域交连电路可侦测出内部时钟与DLL时钟之间的微小相位差，并感测出DLL时钟从DLL时钟产生器送到数据输出驱动器上的飞时。然后，该域交连电路可保护半导体装置，使其不受如高频、低电源电压、温度及复杂程序等状况的影响，以响应该相位差及飞时。
虽然结合具体实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明范围的情况下，做出各种变化和修改。
权利要求
1.一种用于半导体装置以提供域交连操作的设备，包括域交连感测块，用于产生多个选择信号，以响应操作模式信号、第一和第二延迟锁定回路(DLL)时钟信号以及CAS潜伏期；输出使能信号产生器，用于产生多个输出使能信号，以响应所述多个选择信号；数据控制块，用于控制所述半导体装置内的数据输出操作，以响应所述输出使能信号及列地址选通脉冲(CAS)潜伏期；以及多个数据对齐块，使数据输出操作中对应于地址信号的数据对齐，以响应所述选择信号、第一和第二DLL时钟信号以及所述地址信号。
2.如权利要求1所述的设备，其中该操作模式信号包括刷新状态信号、DLL休止信号以及RAS闲置信号。
3.如权利要求1所述的设备，其中该输出使能信号产生器包括第一输出使能信号产生器，用于产生与内部时钟同步的初始化信号，以响应一读取指令；以及第二输出使能信号产生器，通过对基于所述选择信号的所述初始化信号进行延迟来产生所述使能信号。
4.如权利要求3所述的设备，其中该第二输出使能信号产生器包括选择块，用于接收所述初始化信号，并选出与所述第一和第二DLL时钟信号同步的第一和第二初始化信号之一，以响应所述选择信号；第一产生块，用于产生某些基于所述选择的初始化信号的使能信号，以响应第一DLL时钟信号；以及第二产生块，用于产生另一些基于所述选择的初始化信号的使能信号，以响应第二DLL时钟信号。
5.如权利要求4所述的设备，其中所述选择块包括多路复用器。
6.如权利要求5所述的设备，其中所述选择块包括一触发器，用于在输入端接收来自多路复用器的输出信号，在时钟端接收第一DLL时钟信号，在重设端接收选择信号，并将来自第一多路复用器的输出信号与第一DLL时钟信号同步。
7.如权利要求4所述的设备，其中所述第一产生块包括第一触发器组，用于接收来自所述选择块的输出信号，所述第一触发器组具有多个触发器，分别在时钟端接收所述第一DLL时钟信号、在重设端接收选择信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与所述第一DLL时钟信号同步的第一控制信号；多路复用器，用于选出所述第一控制信号之一，以响应所述选择信号；以及第二触发器组，用于接收来自多路复用器的输出信号，并产生所述使能信号。
8.如权利要求4所述的设备，其中所述第二产生块包括第一触发器组，用于接收来自所述选择块的输出信号，所述第一触发器组具有多个触发器，分别在时钟端接收所述第二DLL时钟信号、在重设端接收所述选择信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与所述第二DLL时钟信号同步的第二控制信号；多路复用器，用于选出所述第二控制信号之一，以响应所述选择信号；以及第二触发器组，用于接收来自多路复用器的输出信号，并产生所述使能信号。
9.如权利要求2所述的设备，其中所述域交连感测块包括感测控制信号产生器，用于产生感测起始信号，以响应所述刷新状态信号、DLL休止信号以及RAS闲置信号；相位侦测器，用于比较所述第一DLL时钟信号与第二DLL时钟信号，以响应所述感测起始信号，并产生在CAS潜伏期期间激活的选择信号之一，以及用以确定相位侦测时段的相位侦测信号，以响应所述感测起始信号；读取路径模块，将所述相位侦测信号延迟一个预定数值，所述预定数值等于通过数据读取路径所需的延迟时间，并产生一已延迟相位侦测信号；以及潜伏期侦测器，用于比较所述已延迟相位侦测信号和与内部时钟同步的CAS潜伏期，并产生其它选择信号。
10.如权利要求9所述的设备，其中所述相位侦测器包括第一多路复用器，用于选出所述第一DLL时钟信号和第二DLL时钟信号之一，以响应所述设定选择信号；以及触发器，用于在输入端接收来自第一多路复用器的输出信号，在时钟端接收第一DLL时钟信号，在重设端接收感测起始信号。
11.如权利要求9所述的设备，其中所述潜伏期侦测器包括第一触发器组，具有多个触发器，用于在时钟端接收内部时钟，在重设端接收感测起始信号，在输入端接收供电电压，以便产生第一和第二延迟感测信号；延迟块，用于延迟所述感测起始信号；飞时时序感测块，用于产生多个飞时侦测信号，以响应所述第一和第二延迟感测信号；以及选择器，用于输出多个输出使能信号，以响应所述多个飞时侦测信号。
12.如权利要求1所述的设备，其中所述数据控制块包括数据控制器，用于接收所述使能信号，并产生用以确定输出数据的有效时段的数据使能信号；以及数据输出控制器，用于接收所述输出使能信号，并产生用以确定数据选通脉冲信号的主动时段的数据选通脉冲使能信号。
13.如权利要求12所述的设备，其中所述数据输出控制器包括多个使能信号产生器，分别用于接收所述使能信号，并通过传送多个使能信号之一而单独地产生所述数据选通脉冲使能信号，以响应一已修正CAS潜伏期；其中，所述已修正CAS潜伏期通过对至少两个CAS潜伏期进行或非(NOR)运算得到。
14.如权利要求12所述的设备，其中所述数据控制器包括多个控制信号产生器，分别用于接收所述使能信号，并通过传送多个使能信号之一而单独地产生数据使能信号，以响应一已修正CAS潜伏期；其中，所述已修正CAS潜伏期通过对至少两个CAS潜伏期进行NOR运算得到。
15.如权利要求1所述的设备，其中所述对齐块包括第一产生块，用于产生基于地址信号的多个对齐初始信号，以响应所述第一和第二DLL时钟信号；以及第二产生块，用于产生一基于所述对齐初始信号的数据对齐信号，以响应所述选择信号。
16.如权利要求15所述的设备，其中所述第一产生块包括多路复用器，用于选出第一和第二DLL时钟信号之一，以响应所述选择信号；第一触发器，用于在输入端接收来自所述多路复用器的输出信号，在时钟端接收第一DLL时钟信号，并将来自所述多路复用器的输出信号与所述第一DLL时钟信号同步，以输出对齐初始信号之一；以及第二触发器组，用于接收来自第一触发器的输出信号，所述第二触发器组具有多个触发器，分别在时钟端接收所述第二DLL时钟信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与所述第二DLL时钟信号同步的另一对齐初始信号。
17.如权利要求15所述的设备，其中所述第二产生块包括多路复用器，用于选出所述对齐初始信号之一，以响应所述选择信号；触发器组，用于接收来自所述多路复用器的输出信号，所述触发器组具有多个触发器，分别在时钟端接收所述第二DLL时钟信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与所述第二DLL时钟信号同步的对齐控制信号；以及信号产生器，用于接收来自所述多路复用器的输出信号以及所述对齐控制信号，并输出数据对齐信号，以响应CAS潜伏期。
18.一种用于提供域交连操作的半导体装置，包括域交连感测块，用于产生多个选择信号，以响应操作模式信号、第一和第二DLL时钟信号以及CAS潜伏期；输出使能信号产生器，用于产生多个输出使能信号，以响应所述多个选择信号；数据控制块，用于控制该半导体装置内的数据输出操作，以响应所述输出使能信号及所述CAS潜伏期；以及多个数据对齐块，使数据输出操作中对应于地址信号的数据对齐，以响应所述选择信号、第一和第二DLL时钟信号以及所述地址信号。
19.如权利要求18所述的半导体装置，其中所述操作模式信号包括刷新状态信号、DLL休止信号以及RAS闲置信号。
20.如权利要求18所述的半导体装置，其中所述输出使能信号产生器包括第一输出使能信号产生器，用于产生与内部时钟同步的初始化信号，以响应一读取指令；以及第二输出使能信号产生器，通过将基于所述选择信号的所述初始化信号延迟来产生所述使能信号。
21.如权利要求20所述的半导体装置，其中所述第二输出使能信号产生器包括选择块，用于接收所述初始化信号，并选出与所述第一和第二DLL时钟信号同步的所述第一和第二初始化信号之一，以响应所述选择信号；第一产生块，用于产生基于所选出的初始化信号的所述使能信号中的某些使能信号，以响应所述第一DLL时钟信号；以及第二产生块，用于产生基于所选出的初始化信号的所述使能信号中的其它使能信号，以响应所述第二DLL时钟信号。
22.如权利要求21所述的半导体装置，其中所述选择块包括多路复用器。
23.如权利要求22所述的半导体装置，其中所述选择块包括触发器，用以在输入端接收来自多路复用器的输出信号，在时钟端接收第一DLL时钟信号，在重设端接收选择信号，并将来自第一多路复用器的输出信号与第一DLL时钟信号同步。
24.如权利要求21所述的半导体装置，其中所述第一产生块包括第一触发器组，用于接收来自所述选择块的输出信号，所述第一触发器组具有多个触发器，分别在时钟端接收第一DLL时钟信号，在重设端接收所述选择信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与第一DLL时钟信号同步的第一控制信号；多路复用器，用于选出所述第一控制信号之一，以响应所述选择信号；以及第二触发器组，用于接收来自多路复用器的输出信号，并产生所述使能信号。
25.如权利要求21所述的半导体装置，其中所述第二产生块包括第一触发器组，用于接收来自所述选择块的输出信号，所述第一触发器组具有多个触发器，分别在时钟端接收所述第二DLL时钟信号、在重设端接收所述选择信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与第二DLL时钟信号同步的第二控制信号；多路复用器，用于选出所述第二控制信号之一，以响应所述选择信号；以及第二触发器组，用于接收来自多路复用器的输出信号，并产生所述使能信号。
26.如权利要求19所述的半导体装置，其中所述域交连感测块包括感测控制信号产生器，用于产生感测起始信号，以响应所述刷新状态信号、DLL休止信号以及RAS闲置信号；相位侦测器，用于比较所述第一DLL时钟信号与第二DLL时钟信号，以响应所述感测起始信号，并产生在所述CAS潜伏期期间被激活的选择信号之一以及用以确定相位侦测时段的相位侦测信号，以响应所述感测起始信号；读取路径模块，将所述相位侦测信号延迟一个预定数值，所述预定数值等于通过数据读取路径所需的延迟时间，并产生一已延迟相位侦测信号；以及潜伏期侦测器，用于比较所述已延迟相位侦测信号和与内部时钟同步的CAS潜伏期，并产生其它选择信号。
27.如权利要求26所述的半导体装置，其中所述相位侦测器包括第一多路复用器，用于选出所述第一DLL时钟信号和第二DLL时钟信号之一，以响应所述设定选择信号；以及触发器，用于在输入端接收来自第一多路复用器的输出信号，在时钟端接收所述第一DLL时钟信号，在重设端接收所述感测起始信号。
28.如权利要求26所述的半导体装置，其中所述潜伏期侦测器包括触发器块，具有多个触发器，用以在时钟端接收内部时钟、在重设端接收感测起始信号，在输入端接收供电电压，以便产生第一和第二延迟感测信号；延迟块，用于将所述感测起始信号进行延迟；飞时时序感测块，用于产生多个飞时侦测信号，以响应所述第一和第二延迟感测信号；以及选择器，用于对输出多个输出使能信号，以响应所述多个飞时侦测信号。
29.如权利要求18所述的半导体装置，其中所述数据控制块包括数据控制器，用于接收所述使能信号，并产生确定输出数据的有效时段的数据使能信号；以及数据输出控制器，用于接收所述输出使能信号，并产生用以确定数据选通脉冲信号的主动时段的数据选通脉冲使能信号。
30.如权利要求29所述的半导体装置，其中所述数据输出控制器包括多个使能信号产生器，用于分别接收所述使能信号，并通过传送多个使能信号之一而单独地产生数据选通脉冲使能信号，以响应一已修正CAS潜伏期；其中，所述已修正CAS潜伏期通过对至少两个CAS潜伏期进行NOR运算得到。
31.如权利要求29所述的半导体装置，其中所述数据控制器包括多个控制信号产生器，用于分别接收所述使能信号，并通过传送多个使能信号之一而单独地产生数据使能信号，以响应一已修正CAS潜伏期；其中，所述已修正CAS潜伏期通过对至少两个CAS潜伏期进行NOR运算得到。
32.如权利要求18所述的半导体装置，其中所述对齐块包括第一产生块，用于产生基于地址信号的多个对齐初始信号，以响应所述第一和第二DLL时钟信号；以及第二产生块，用于产生基于所述对齐初始信号的数据对齐信号，以响应所述选择信号。
33.如权利要求32所述的半导体装置，其中所述第一产生块包括多路复用器，用于选出所述第一和第二DLL时钟信号之一，以响应所述选择信号；第一触发器，用于在输入端接收来自所述多路复用器的输出信号，在时钟端接收所述第一DLL时钟信号，并将来自所述多路复用器的输出信号与所述第一DLL时钟信号同步，以输出对齐初始信号之一；以及第二触发器组，用于接收来自第一触发器的输出信号，所述第二触发器组具有多个触发器，分别在时钟端接收所述第二DLL时钟信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与所述第二DLL时钟信号同步的另一对齐初始信号。
34.如权利要求32所述的半导体装置，其中所述第二产生块包括多路复用器，用于选出所述对齐初始信号之一，以响应所述选择信号；触发器组，用于接收来自所述多路复用器的输出信号，所述触发器组具有多个触发器，分别在时钟端接收所述第二DLL时钟信号，在输入端接收来自最后一个触发器的输出信号，并单独地产生与所述第二DLL时钟信号同步的对齐控制信号；以及信号产生器，用于接收来自所述多路复用器的输出信号以及所述对齐控制信号并输出数据对齐信号，以响应所述CAS潜伏期。
全文摘要
本发明提供了一种用于半导体装置以提供域交连操作的设备，包括域交连感测块，用于产生多个选择信号，以响应操作模式信号、第一和第二延迟锁定回路(DLL)时钟信号以及列地址选通脉冲(CAS)潜伏期；输出使能信号产生器，用于产生多个输出使能信号，以响应所述多个选择信号；数据控制块，用于控制所述半导体装置内的数据输出操作，以响应所述输出使能信号及CAS潜伏期；以及多个数据对齐块，使数据输出操作中对应于地址信号的数据对齐，以响应所述选择信号、第一和第二DLL时钟信号以及所述地址信号。
文档编号G11C8/00GK1551235SQ20041003757
公开日2004年12月1日 申请日期2004年4月28日 优先权日2003年4月29日
发明者朴洛圭 申请人:海力士半导体有限公司