专利名称：半导体集成电路装置及其测试方法
技术领域：
本发明涉及半导体集成电路装置，其中在半导体芯片上集成了逻辑电路、或者逻辑电路和存储器电路，并且该半导体集成电路装置具有非易失性存储元件，作为对熔丝元件的替代物，熔丝元件包括在半导体集成电路装置中并且在制造装置之后确定电路的操作，尤其是诸如冗余修复、功能扩展、或功能修改，并且本发明还涉及用于测试这种装置的方法。
背景技术：
在近来的大规模集成电路(LSI)中，电路规模的增加和其中所含功能的复杂化是显著的。随着数据处理速度和信号处理速度的提高，不管何种存储器类型，LSI中集成的存储器的容量日益增加。伴随这种增长，将半导体集成电路装置制造成为产品之后，利用熔丝元件对半导体集成电路装置的状态(诸如存储器的冗余修复、逻辑功能的扩展或者修改、模拟电路的精确度调节)进行修改就变得必要起来，而且不管设备的规模与精确度如何，这种必要性都趋向于增加。
然而，由熔丝元件做出的传统调节功能的增长，增加了熔丝元件的数量，从而导致在半导体芯片上熔丝元件的总面积增加。而且，半导体装置对于熔丝元件有许多限制，诸如金属互连不能设置在熔丝元件之上的一层中。
为了解决这种不利情况，例如在日本专利公开2667099中，显示了一种不使用熔丝元件实现的调节功能而能够由常规CMOS工艺配置的非易失性存储单元。该非易失性存储单元由CMOS工艺形成，它由两个导电类型不同但具有同一公共栅极的晶体管组成，并且被配置为其中一个晶体管用作控制栅极，而另一个晶体管用于输入和输出。也就是说，这两个晶体管的公共栅极起到了通常使用的电可擦可编程只读存储器(EEPROM)的浮动栅极的作用，从而获得非易失性存储装置。
例如在日本专利公开3090329中，显示了一种通过对装置进行差分放大来提高CMOS结构的非易失性存储装置的可靠性的方法。
现在最先进的半导体工艺，是设计规则小到大约0.13μm的精细工艺。并且，组成晶体管的部件，例如栅极绝缘膜，具有减小了的薄膜厚度。在这种情况下，即使简单地缩减MOS晶体管而保持其结构，在缩减后的MOS晶体管中出现的漏电流也会增加，导致晶体管长期可靠性产生问题。
此外，起到熔丝元件作用的非易失性存储元件，除了长期可靠性之外，还有一个必须实现的功能。
更具体来说，在使用熔丝元件的情况中，短路状态或浮动状态只唯一地出现在熔丝元件的两个端子之间，而与熔丝是由金属构成还是由多晶硅构成无关。
与此相反，在使用非易失性存储元件和为该元件使用放大器或差分放大器的情况下，在构成CMOS结构的非易失性存储元件的浮动栅极中的电荷积累状态，不总是被唯一地确定，因为它取决于装置制造中的工艺。
另外，在使用差分放大器的情况中，连接到差分放大器的两个非易失性存储元件的浮动栅极的电势是相等的，因此，这两个元件具有基本相同的阈值Vt。这引起了一个问题，即，取代了熔丝元件并且有多个差分放大器的半导体集成电路装置的输出信号，不能表示一个恒定的输出结果。
特别地，例如，在使用这个半导体集成电路装置用于存储装置的冗余修复的情况下，其中存储装置是诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)或只读存储器(ROM)，理想的是，一个唯一确定的电势选择一个标准存储单元，对所选单元的存储空间进行测试。然而，在使用非易失性存储元件代替熔丝元件的情况中，非易失性存储元件的输出结果是变化的，从而甚至阻碍测试的正常执行。
发明内容
如上文所述，本发明的目的是，使用非易失性存储元件作为熔丝元件的替代物，以便即使使用差分放大器来放大存储于非易失性存储元件中的数据，也能使在熔丝没有被熔断的状态下存储元件的输出结果，与设备制造完成时差分放大器的输出结果相匹配。
为了实现上述目的，在本发明中，多个组成半导体集成电路装置的非易失性存储元件和多个用于放大存储于所述元件中的各个数据部分的放大器，被划分为第一组和第二组，所述第一组中的元件和放大器连接到待控部件，所述第二组中的元件和放大器具有用于固定属于第一组的放大器的输出电势的功能。
具体来说，本发明的半导体集成电路装置包括第一和第二非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，其中该控制信号是通过放大第二非易失性存储元件的输出信号而产生的。第二放大器基于第二非易失性存储元件中存储的数据，将第一放大器的输出信号固定在高电势或低电势。
在本发明的半导体集成电路装置中，第二放大器基于在第二非易失性存储元件中存储的数据(启动数据)，将第一放大器的输出信号唯一地固定在高电势或低电势。因此，例如，在没有将高电势写入(编程)到第二非易失性存储元件中的状态下，通过第一放大器能够将第一非易失性存储元件的输出值固定在由存储在第二非易失性存储元件中的启动数据所确定的高电势或低电势。由此，在使用本发明的半导体集成电路装置作为熔丝元件的替代物的情况下，熔丝元件不被熔断的状态，等效于在熔丝元件熔断前测试时的状态。与此相反，如果是作为熔丝元件正被熔断的状态，也就是说，在第二非易失性存储元件上的写操作是必要的时，例如在第二非易失性存储元件中写入高电势，在第一非易失性存储元件中写入数据(控制数据)。通过此过程，产生的装置变得与熔丝元件熔断的状态等效。
优选地，在本发明的半导体集成电路装置中，来自第一放大器的输出信号由单个控制信号来确定。由此，简单地通过向连接到第一非易失性存储元件的第一放大器提供第二非易失性存储元件中所存储的启动数据作为控制信号，能够将第一放大器的输出值固定在高电势或低电势。
优选地，在本发明的半导体集成电路装置中，包括第三非易失性存储元件，并且第一放大器是具有多个晶体管的第一差分放大器，其中至少两个晶体管的栅极接收第一和第三非易失性存储元件的输出信号。这提供了一种能够保持高可靠性的差分型非易失性存储装置的结构。因此，即使这多个非易失性存储元件的高电平阈值和低电平阈值都降低到一定程度，差分放大器的输出结果也将不会改变。
优选地，在上述情况下，第一差分放大器接收用于确定第一差分放大器的输出值的控制信号，以将第一差分放大器的输出信号固定在高电势，由此不激活第一差分放大器。这样，使装置的状态对应于熔丝元件不熔断的状态，由此能够固定存储装置的输出结果，并且能够删去不必要的逻辑电路。
优选地，在本发明的半导体集成电路装置中，半导体集成电路装置包括多个对，其中每一对包括第二非易失性存储元件和第二放大器，并且对分别从这多对的每一对中的第二放大器输出的控制信号进行OR(或)运算，以向第一放大器输出生成的信号。由此，即使第二非易失性存储元件是单个单元，并且其中存储的数据处于高电平，也能够对多个第一非易失性存储元件的输出信号进行OR运算，而获得控制信号。由此，能够提高所存储数据(启动数据)的可靠性。
优选地，在本发明的半导体集成电路装置中，将从第二放大器输出的控制信号和读信号进行AND(与)运算，以向第一放大器输出生成的信号。由此，仅在输入读信号、和在第一非易失性存储元件上执行写操作时，才消耗电流，所以能够降低功率损耗。
优选地，在本发明的半导体集成电路装置中，包括第四非易失性存储元件，第二放大器是具有多个晶体管的第二差分放大器，其中至少两个晶体管的栅极接收第二和第四非易失性存储元件的输出信号，半导体集成电路装置包括一个或多个组，其中每一组都包括第二和第四非易失性存储元件以及第二差分放大器，并且第二差分放大器输出控制信号。由此，存储在第二非易失性存储单元中的数据的可靠性，能够大于或等于存储用于控制目标电路的控制数据的第一非易失性存储元件的数据可靠性。
优选地，在上述情况中，对从第二放大器输出的控制信号和读信号进行AND(与)运算，以向第一放大器输出生成的信号。这提供了高的可靠性，并且降低了功率损耗。
优选地，在上述情况中，通过对读信号和输入到外部输入端子的外部信号执行一个AND(与)运算，生成从第二差分放大器输出的控制信号，并将所生成的信号输出给第一放大器。由此，即使在设备制造完成后的状态下在第一和第二非易失性存储元件上根本没有执行任何程序，从外部输入端子输入的适当信号，也允许唯一地固定第一放大器的输出值。
优选地，在本发明的半导体集成电路装置包括一个外部输入端子的情况下，该外部输入端子用于在设备制造完成后的测试过程，而且通过在测试过程后激活第二差分放大器，使第一放大器变得激活，并且将外部输入端子固定在预定的电压水平上。由此，在制造包括本发明的半导体集成电路装置的半导体设备后，外部输入端子用于该设备制造早期阶段的测试过程，诸如晶片探测测试，随后向外部输入端子施加信号使得第二差分放大器变得激活。因此，能够读取存储于第一非易失性存储元件中的数据。此外，不对由外部输入端子产生的控制信号施加负载。
优选地，在本发明的半导体集成电路装置中，第一非易失性存储元件和第二非易失性存储元件每个都包括一个p型晶体管，它的源极、漏极和基底彼此相互连接，以形成一个控制栅极；以及一个n型晶体管，它的栅极和p型晶体管的栅极相连，以形成一个浮动栅极。因为将CMOS结构的存储元件用作第一和第二非易失性存储元件，所以该装置与采用标准EEPROM的装置相比，要更加容易制造。
根据本发明，用于测试半导体集成电路装置的第一种方法，是为这样一种半导体集成电路装置设计的，所述半导体集成电路装置包括第一和第二非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出一个控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的。如果在设备制造后获得的第二非易失性存储元件的阈值是相对低的，并且用于确定将被存储在第一非易失性存储元件中的数据的程序是不必要的，则不执行用于第二非易失性存储元件的程序。如果在设备制造后第二非易失性存储元件的阈值是相对高的，并且用于确定将被存储在第一非易失性存储元件中的数据的程序是必要的，则将用于激活第一放大器的数据编程到确定第一放大器的输出电势的第二非易失性存储元件中，并且将预定的数据写入第一非易失性存储元件中。
利用用于测试半导体集成电路装置的第一种方法，能够在一个待控电路上容易并且可靠地执行测试，其中该待控电路接收第一非易失性存储元件的输出。此外，基于测试结果，能够将需要的数据写入到第一非易失性存储元件中。
根据本发明，用于测试半导体集成电路装置的第二种方法，是为这样一种半导体集成电路装置设计的，所述半导体集成电路装置包括第一、第二和第三非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的，第二放大器是具有多个晶体管的差分放大器，其中至少两个晶体管的栅极接收第二和第三非易失性存储元件的输出信号，半导体集成电路装置包括一个或多个组，其中每一组都包括第二和第三非易失性存储元件以及所述差分放大器，差分放大器输出控制信号，该控制信号是通过对读信号和输入到外部输入端子的外部信号执行AND(与)运算而产生的，并将所产生的信号输出给第一放大器。此方法包括第一步骤，如果设备制造后第二非易失性存储元件的阈值是相对高的，则擦除在第一非易失性存储元件和第二非易失性存储元件中存储的数据部分；以及第二步骤，从外部输入端子输入测试信号，以对接收第一放大器的输出信号的目标电路进行测试。
利用用于测试半导体集成电路装置的第二种方法，能够在待控电路上容易并且可靠地执行测试，该待控电路接收第一非易失性存储元件的输出。此外，基于测试结果，能够将需要的数据写入到第一非易失性存储元件中。
根据本发明，用于测试半导体集成电路装置的第三种方法，是为这样一种半导体集成电路装置设计的，所述半导体集成电路装置包括第一、第二和第三非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的，第二放大器是具有多个晶体管的差分放大器，其中至少两个晶体管的栅极接收第二和第三非易失性存储元件的输出信号，半导体集成电路装置包括一个或多个组，其中每一组都包括第二和第三非易失性存储元件以及所述差分放大器，差分放大器输出控制信号，该控制信号是通过对读信号和输入到外部输入端子的外部信号执行AND(与)运算而产生的，并将所产生的信号输出给第一放大器。此方法包括以下步骤向外部输入端子输入信号，以便使差分放大器变得不激活，并且将差分放大器的输出信号固定在高电平或者低电平，从而在第一放大器的输出值被固定在与差分放大器的输出值相同或者相反时执行测试；如果用于确定将被存储在第一非易失性存储元件中的数据的程序是不必要的，则在第二非易失性存储元件上执行一个程序，以便使差分放大器变得不激活；以及如果用于确定将被存储在第一非易失性存储元件中的数据的程序是必要的，则在第二非易失性存储元件上执行一个程序，以便使差分放大器变得激活，并且在第一非易失性存储元件中写入预定的数据。
利用用于测试半导体集成电路装置的第三种方法，能够在待控电路上容易并且可靠地执行测试，该待控电路接收第一非易失性存储元件的输出。此外，这种方法能够由从外部输入端子输入的信号进行控制，这便于测试的设置。因此，基于测试结果，能够将需要的数据写入到第一非易失性存储元件中。
在用于测试半导体集成电路装置的第一种到第三种方法中，第一非易失性存储元件和第二非易失性存储元件每个都包括p型晶体管，它的源极、漏极和基底彼此相互连接，以形成控制栅极；以及n型晶体管，它的栅极和p型晶体管的栅极相连接，以形成浮动栅极。
图1是一个方框图，示出了一个半导体装置，该半导体装置包括根据本发明第一到第四实施例的、作为熔丝元件的替代物的初始化信息存储电路。
图2是一个方框图，示出了根据本发明第一实施例的初始化信息存储电路。
图3是一个方框图，示出了根据本发明第一到第四实施例的第一存储单元、第二存储单元以及差分放大器。
图4是一个方框图，示出了根据本发明第二实施例的初始化信息存储电路。
图5是一个电路图，示出了根据本发明第二实施例的启动单元和放大器控制电路。
图6是一个方框图，示出了根据本发明第三实施例的初始化信息存储电路。
图7是一个电路图，示出了根据本发明第三实施例的放大器控制电路的主要部分。
图8是一个方框图，示出了根据本发明第四实施例的初始化信息存储电路。
图9是一个电路图，示出了根据本发明第四实施例的放大器控制电路的主要部分。
具体实施例方式
(第一实施例)将参照附图详细说明本发明的第一实施例。
图1示出了一个半导体装置的结构框图，该半导体装置包括根据本发明第一实施例的、作为熔丝元件的替代物的初始化信息存储电路。
参考图1，在芯片上的半导体装置10就是所谓的大规模集成电路(LSI)系统。该半导体装置10包括用于控制整个半导体装置10的逻辑电路(核心逻辑)11、具有相对较大存储容量的DRAM电路12、具有相对较小存储容量的第一SRAM电路13和第二SRAM电路14、模拟电路15、以及初始化信息存储电路16，其中初始化信息存储电路16包括非易失性存储元件，作为熔丝元件的替代物，并向电路11到15发送各种控制信号。
在作为本发明特征的初始化信息存储电路16中，在测试时，对用于对DRAM电路12以及第一SRAM电路13和第二SRAM电路14进行冗余修复的数据、用于调节内部电源电势的数据等进行存储(编程)。在实际应用存储数据时，基于存储在初始化信息存储电路16中的初始化数据，在DRAM电路12以及第一SRAM电路13和第二SRAM电路14上，对冗余修复的目标地址或内部电源电势的电平调节进行确定。
此外，在产品测试时，由模拟电路15根据测量结果确定适于内部电源电势的电压水平，并且将确定结果写入到初始化信息存储电路16中。在实际使用写入的结果时，基于初始化存储电路16的输出信号，模拟电路15调节预定电路的阈值、输出电平、或者其他项。
因此，在测试完成时，将按照测试结果或电路11到15的技术要求确定的初始化信息写入到初始化信息存储电路16中。
图2显示了根据第一实施例的初始化信息电路16的示例性结构。
参考图2，初始化信息存储电路16由初始化信息存储单元21、启动单元22和控制电路单元23组成。将数据(控制数据)编程到初始化信息存储单元21中，该单元作为常规熔丝元件的替代物，确定冗余修复等等。启动单元22确定是否使用存储于初始化信息存储单元21中的数据。控制电路单元23向初始化信息存储单元21和启动单元22发送控制信号。
初始化信息存储单元21包括第一存储单元31A和第二存储单元31B、差分放大器32和锁存器电路33。第一存储单元31A和第二存储单元32B每个都由包含1比特信息的非易失性存储元件组成，并且这两个单元彼此互补。每个差分放大器32都放大和输出从第一存储单元31A和第二存储单元31B输出的微小数据信号。每个锁存器电路33都锁存由差分放大器32放大的数据信号，以输出所生成的输出信号OUT。
由第一存储单元31A和第二存储单元32B、差分放大器32和锁存器电路33组成的电路组，对应于熔丝元件。这种结构的初始化信息存储单元21包括n个电路组(其中n是大于或等于1的整数)，使得它能够代替n个熔丝元件。
与第一存储单元31A等类似地配置启动单元22，启动单元22包括启动存储单元34、放大器35、锁存器电路36和驱动器电路37。启动存储单元34存储有关是否启动初始化信息存储单元21中的各个差分放大器32的启动数据。放大器35对从启动存储单元34输出的微小数据信号进行放大，以输出放大了的信号。锁存器电路36锁存由放大器35放大的启动信号，以输出所生成的控制信号REDEN。驱动器电路37把来自锁存器电路36的控制信号REDEN提供给差分放大器32。
控制电路23向初始化信息存储单元21中的第一存储单元31A和第二存储单元31B发送单元控制信号，并且向锁存器电路33发送锁存器控制信号。
如果在半导体装置10当中由其制造工艺中引起的偏差较小，而且在完成其浮动栅极制造之后所得到的存储单元31A、31B和34的浮动栅极的阈值Vt较低，则启动存储单元34的阈值Vt也呈现出相对较低的值。因此，组成具有低阈值的启动存储单元34的单元晶体管，容易被激活，也就是说，容易进入导通状态。如果其源极与地电源相连，则放大器35和锁存器电路36也输出具有低电势的控制信号REDEN。
此外，在晶片加工工艺之后的早期阶段，差分放大器32会分别取决于第一存储单元31A和第二存储单元31B的阈值Vt输出随机输出结果OUT0到OUTn-1。但是在第一实施例中，如果启动存储单元34的阈值Vt稳定在较低值，则作为初始状态，初始化信息存储单元21的差分放大器32肯定不被激活，以将输出信号OUT0到OUTn-1固定在高电平或者低电平。所得的初始化信息存储单元21能够可靠地输出唯一确定的控制数据。
图3示出了根据第一实施例的第一存储单元31A、第二存储单元31B和差分放大器32的具体结构实例。
参考图3，第一存储单元31A和第二存储单元31B每个都包括非易失性存储元件41和P沟道负载晶体管42。非易失性存储元件41由P沟道晶体管46、第一N沟道晶体管47和用于输入输出的第二N沟道晶体管48组成，其中，P沟道晶体管46的源极、漏极和基底彼此相互连接，以形成控制栅极，第一N沟道晶体管47的栅极与P沟道晶体管46的栅极相连接，以形成浮动栅极，第二N沟道晶体管48的源极和栅极分别与第一N沟道晶体管47的漏极和P沟道晶体管46的漏极相连接。在P沟道负载晶体管42中，栅极接收内部读信号RED，将电源电势施加到源极，而且漏极连接到第二N沟道晶体管48的漏极。P沟道负载晶体管42确定用于从非易失性存储元件41中进行读取操作的电势。
在非易失性存储元件41中，将控制栅极控制信号CGD施加到P沟道晶体管46的源极，并且将地电势VP施加到第一N沟道晶体管47的源极。
差分放大器32包括第一P沟道晶体管49、第二P沟道晶体管50、第三N沟道晶体管51、第四N沟道晶体管52和第五N沟道晶体管43。第一P沟道晶体管49和第二P沟道晶体管50有公共的源极，并且将电源电势施加到该源极。第三N沟道晶体管51的漏极与第一P沟道晶体管49的漏极和栅极相连，并且其栅极接收来自第一存储单元31A的输出信号(数据信号)。第四N沟道晶体管52的漏极和第二P沟道晶体管50的漏极相连，并且其栅极接收来自第二存储单元31B的输出信号(数据信号)。第五N沟道晶体管43的漏极连接到第三N沟道晶体管51和第四N沟道晶体管52的公共源极，并且其源极接地。第五N沟道晶体管43的栅极接收来自启动单元22的放大器启动信号AEND，以激活或去激活差分放大器32。
还提供了第三P沟道晶体管44，它的源极接收电源电势，漏极接收差分放大器32的输出，并且栅极接收放大器启动信号AEND，因此把差分放大器32的输出信号DOUT的电势固定在高电平。
在第一实施例中，由放大器启动信号AEND将差分放大器32的输出信号DOUT的电势固定在高电平。与此相反，第一实施例也可以采用将输出信号DOUT的电压固定在低电平的结构。
写电路45分别连接到第一存储单元31A和第二存储单元31B的输出端子。例如，当没有电子注入到第一存储单元31A的非易失性存储元件41的浮动栅极上时，把电子注入到第二存储单元31B的非易失性存储元件41的浮动栅极上，以提升第一N沟道晶体管47的阈值。通过该过程，能够将互补的数据部分分别写入到第一存储单元31A和第二存储单元31B中。
下面将粗略地描述第一存储单元31A、第二存储单元31B以及差分放大器32的操作。
例如，当内部读信号RED转换到低电平，并且控制栅极控制信号CGD转换到高电平时，向组成差分放大器32的第三N沟道晶体管51和第四N沟道晶体管52的栅极，分别施加对应于在组成第一存储单元31A和第二存储单元31B的非易失性存储元件41的浮动栅极上积累的电荷总量的输出电势。
此时，如果没有将启动数据编程(写入)到组成启动单元22的启动存储单元34的非易失性存储元件中，其中该非易失性存储元件与第一存储单元31A的非易失性存储元件41有相同的结构，则启动存储单元34的第一N沟道晶体管具有相对较低的阈值，并且因此允许启动存储单元34输出具有地电势的输出信号，并且肯定地变成低电平。因此，来自启动单元22的放大器启动信号AEND变成低电平，以便能够将唯一固定的输出信号OUT0到OUTn-1提供给半导体装置10中的电路11到15。
另一方面，也可以提供其它的情况，其中，根据测试结果，将控制数据写入到初始化信息存储单元21的非易失性存储元件41中。在这种情况中，为了输出能够激活初始化信息存储单元21中的差分放大器32的、高电平的放大器启动信号AEND，对包括在启动单元22中的非易失性存储元件进行预先编程，也就是说，预先将电子注入到其浮动栅极上。其后，构成初始化信息存储单元21的每个非易失性存储元件41都具有写入的预定控制数据。
(第二实施例)下面将参照
本发明的第二实施例。
图4示出了根据本发明的第二实施例作为熔丝元件的替代物的初始化信息存储电路的示例性结构。通过仍然采用相同的参考标记，将省略对图4中那些和图2中相同的部件的描述。
参考图4，根据第二实施例，构成初始化信息存储电路16的启动单元22具有四个电路组，其中每一组都由启动存储单元34、放大器35和锁存器电路36组成。利用在控制电路23中提供的放大器控制电路231，对来自这四个电路组的各个输出信号REDEN
到REDEN[3]进行OR(或)运算。因此，当期望的启动数据被写入(编程)到启动存储单元34中时，写入的启动数据能够获得和经历差分放大的那些数据相同的数据存储可靠性。
图5示出了放大器控制电路231和这四个组的示例性结构，其中每一组均包括启动存储单元34和放大器35。参考图5，与第一存储单元31A和第二存储单元31B类似地配置启动存储单元34，并且放大器35由CMOS反相器组成。
放大器控制电路231包括第一双输入NOR(或非)电路、第二双输入或非电路、双输入NAND(与非)电路和驱动器电路。第一双输入或非电路接收来自两个电路组的放大器35的输出信号REDEN
和REDEN[1]。第二双输入或非电路接收来自其他两个电路组的放大器35的输出信号REDEN[2]和REDEN[3]。双输入与非电路对这些或非电路的输出信号执行AND(与)运算，以输出内部启动信号DETEN。驱动器电路对内部启动信号DETEN进行放大，以产生放大器启动信号AEND，然后将所产生的信号提供给初始化信息存储单元21的差分放大器32。
如上所述，利用第二实施例，能够改善在构成初始化信息存储电路16的启动单元22中存储的启动数据的可靠性。因此，在启动时，放大器启动信号AEND能可靠地固定初始化存信息存储单元21中的差分放大器32的输出值。
(第三实施例)下面将参考
本发明的第三实施例。
图6示出了根据本发明的第三实施例作为熔丝元件的替代物的初始化信息存储电路的示例性结构。通过仍然采用相同的参考标记，将省略对图6中那些和图4中相同的部件的描述。
参考图6，根据第三实施例对控制电路23进行设置，以便使通过外部输入端子向控制电路23中包括的放大器控制电路231提供外部读信号RE。
根据第一和第二实施例的初始化信息存储单元21，被提供了在锁存状态下的放大器启动信号AEND，从而差分放大器32即使在不执行读取操作的一段时间内也被激活。
为了克服这一不利之处，在第三实施例中，如图7所示，对外部读信号RE和来自图5所示的与非电路的内部启动信号DETEN进行与运算，并将所生成的信号作为放大器启动信号AEND输出给初始化信息存储单元21。
在这里，高有效信号被用作外部读信号RE。因此，为了激活构成初始化信息存储单元21的差分放大器32，使启动存储单元34处于写操作状态下(即，注入电子的状态下)，从而使得内部启动信号DETEN变为高电平。此外，仅当外部读信号RE变为高电平时，放大器启动信号AEND才转换成高电平。通过该过程，仅在读操作期间才启动初始化信息存储单元21中的差分放大器32。
另一方面，当外部读信号RE或内部启动信号DETEN处于低电平的期间，输出固定在低电平的放大器启动信号AEND。因此，差分放大器32变得不被激活，这减少了在读操作以外的所有时间不期望的电流损耗。
(第四实施例)下面将参考
本发明的第四实施例。
图8示出了根据本发明的第四实施例作为熔丝元件的替代物的初始化信息存储电路的示例性结构。通过采用相同的参考标记，将省略对图8中那些与图4和图6中相同的部件的描述。
参考图8，与采用多个启动存储单元34的启动数据部分的逻辑和的结构不同，根据第四实施例的启动单元22是这样配置的，以便使得它由第一启动存储单元34A、第二启动存储单元34B和差分放大器38组成，其中差分放大器38用于对来自启动存储单元34A和34B的互补启动数据部分进行差分放大。这稳定了用于对构成初始化信息存储单元21的差分放大器32的输出值进行固定的启动数据的保持力，从而极大地提高了半导体装置10的长期可靠性。值得注意的是，与差分放大器32类似地配置差分放大器38。
此外，在第四实施例中，将外部读信号RE、和用来代替内部启动信号DETEN的外部启动信号EXDETEN输入给包括在控制电路23中的放大器控制电路231。将这些信号进行与运算，并且将生成的信号，作为用于对启动单元的放大器进行启动的信号AEND1(启动单元放大器启动信号AEND1)，输出给启动单元22的差分放大器38。
图9示出了根据第四实施例的放大器控制电路231的示例性结构，其中，将外部读信号RE和外部启动信号EXDETEN进行与运算。如图9所示，仅在外部读信号RE和外部启动信号EXDETEN都变为高电平后，启动单元放大器启动信号AEND1才转换到高电平。因此，只有在从放大器控制电路231收到位于高电平的启动单元放大器启动信号AEND1后，启动单元22的差分放大器38才能够激活构成初始化信息存储单元21的各个差分放大器32。
通过这样的结构，在完成设备制造工艺中的初始晶片制造步骤时，在测试构成半导体装置10的电路11到15的过程中，能够将外部启动信号EXDETEN设置为低电平，以测试那些处于其中差分放大器32的输出信号OUT0到OUTn-1被固定在高电平的状态下的电路。在该测试中，启动单元22的差分放大器38和初始化信息存储单元21的差分放大器32变得不被激活。
因此，如果存储在初始化信息存储单元21中的数据是不必要的，则将外部启动信号EXDETEN编程为低电平，以便使得来自启动单元22中的差分放大器38的控制信号REDEN变为低电平。只通过这种编程，就能够将初始化信息存储单元21中的差分放大器32的输出信号OUT0到OUTn-1固定在高电平。
另一方面，如果在初始化信息存储单元21中存储的数据是必要的，则将启动单元22中的存储单元34A和34B编程为彼此互补，以便使来自差分放大器38的控制信号REDEN变为高电平，同时输入位于高电平的外部读信号RE和外部启动信号EXDETEN。通过该过程，能够使初始化信息存储单元21中的差分放大器32被激活，以读取写入的数据。
没有必要在组装芯片时从外部端子输入外部启动信号EXDETEN。例如，通过提供该信号输入作为把信号保持在高电平的布线，在芯片组装后，甚至是控制数据也能被可靠地读取。
可选择地，当在芯片内部拉高和外部启动信号EXDETEN相对应的信号，并使信号EXDETEN的输入端子开放时，可以获得相同的效果。
综上所述，在第一到第四实施例中，如果使用了具有能够维持高可靠性的差分放大器型非易失性存储元件的初始化信息存储电路16，作为熔丝元件的替代物，则能够避免非易失性存储元件的初始输出电势的偏差。因此，在初始化数据是必要的和不必要的两种情况下，都能够将初始化信息存储电路16的输出信号OUT的输出值固定为任意值。
因此，在具有非易失性存储元件的半导体集成电路装置中，其中该非易失性存储元件能够替换用于在设备制造后确定逐电路的操作(诸如冗余修复、功能扩展、功能修改)的熔丝元件，以及在用于测试这种装置的方法中，本发明是有用的。
权利要求
1.一种半导体集成电路装置，包括第一和第二非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的，其中，第二放大器基于存储于第二非易失性存储元件中的数据将第一放大器的输出信号固定在高电势或低电势。
2.根据权利要求1所述的装置，其中，第一放大器的输出信号由单个控制信号进行确定。
3.根据权利要求1所述的装置，还包括第三非易失性存储元件，其中，第一放大器是具有多个晶体管的第一差分放大器，其中至少两个晶体管的栅极接收第一和第三非易失性存储元件的输出信号。
4.根据权利要求3所述的装置，其中，第一差分放大器接收用于确定第一差分放大器的输出值的控制信号，以将第一差分放大器输出信号固定在高电势，从而不激活第一差分放大器。
5.根据权利要求1所述的装置，其中，半导体集成电路装置包括多个对，其中每一对都包括第二非易失性存储元件和第二放大器，以及对分别从所述多个对的每一对中的第二放大器输出的控制信号进行或运算，以向第一放大器输出所生成的信号。
6.根据权利要求1所述的装置，其中，将读信号以及从第二放大器输出的控制信号进行与运算，以向第一放大器输出所生成的信号。
7.根据权利要求1所述的装置，还包括第四非易失性存储元件，其中，第二放大器是具有多个晶体管的第二差分放大器，其中至少两个晶体管的栅极接收第二和第四非易失性存储元件的输出信号，半导体集成电路装置包括一个或多个组，其中每一组都包括第二和第四非易失性存储元件以及第二差分放大器，以及第二差分放大器输出控制信号。
8.根据权利要求1所述的装置，其中，将读信号以及从第二放大器输出的控制信号进行与运算，以向第一放大器输出所生成的信号。
9.根据权利要求7所述的装置，其中，从第二差分放大器输出的控制信号，是通过将读信号和输入到外部输入端子的外部信号执行与运算而产生的，并将所产生的信号输出给第一放大器。
10.根据权利要求9所述的装置，其中，外部输入端子用于设备制造之后的测试过程，以及通过在测试过程后激活第二差分放大器，使第一放大器变得激活，并且将外部输入端子固定在预定的电压水平上。
11.根据权利要求1所述的装置，其中，第一非易失性存储元件和第二非易失性存储元件每个都包括p型晶体管，它的源极、漏极和基底彼此相互连接，以形成控制栅极；n型晶体管，它的栅极和p型晶体管的栅极相连接，以形成浮动栅极。
12.一种用于测试半导体集成电路装置的方法，其中该半导体集成电路装置包括第一和第二非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的，其中，如果在设备制造后获得的第二非易失性存储元件的阈值是相对低的，并且用于确定将被存储在第一非易失性存储元件中的数据的程序是不必要的，则不执行用于第二非易失性存储元件的程序，以及如果在设备制造后获得的第二非易失性存储元件的阈值是相对高的，并且用于确定将被存储在第一非易失性存储元件中的数据的程序是必要的，则将用于激活第一放大器的数据编程到确定第一放大器的输出电势的第二非易失性存储元件中，并且将预定的数据写入到第一非易失性存储元件中。
13.根据权利要求12所述的方法，其中，第一非易失性存储元件和第二非易失性存储元件每个都包括p型晶体管，它的源极、漏极和基底彼此相互连接，以形成控制栅极；n型晶体管，它的栅极和p型晶体管的栅极相连接，以形成浮动栅极。
14.一种用于测试半导体集成电路装置的方法，其中该半导体集成电路装置包括第一、第二和第三非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的，第二放大器是具有多个晶体管的差分放大器，其中至少两个晶体管的栅极接收第二和第三非易失性存储元件的输出信号，半导体集成电路装置包括一个或多个组，其中每一组都包括第二和第三非易失性存储元件以及所述差分放大器，差分放大器输出控制信号，该控制信号是通过对读信号和输入到外部输入端子的外部信号执行与运算而产生的，并将所产生的信号输出给第一放大器，该方法包括第一步骤，如果设备制造后第二非易失性存储元件的阈值是相对高的，则擦除在第一非易失性存储元件和第二非易失性存储元件中存储的数据部分；以及第二步骤，从外部输入端子输入测试信号，以测试接收第一放大器的输出信号的目标电路。
15.根据权利要求14所述的方法其中，第一非易失性存储元件和第二非易失性存储元件每个都包括p型晶体管，它的源极、漏极和基底彼此相互连接，以形成控制栅极；n型晶体管，它的栅极和p型晶体管的栅极相连接，以形成浮动栅极。
16.一种用于测试半导体集成电路装置的方法，其中该半导体集成电路装置包括第一、第二和第三非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的，第二放大器是具有多个晶体管的差分放大器，其中至少两个晶体管的栅极接收第二和第三非易失性存储元件的输出信号，半导体集成电路装置包括一个或多个组，其中每一组都包括第二和第三非易失性存储元件以及所述差分放大器，差分放大器输出控制信号，该控制信号是通过对读信号和输入到外部输入端子的外部信号执行与运算而产生的，并将所产生的信号输出给第一放大器，该方法包括以下步骤输入信号给外部输入端子，以便使差分放大器变得不激活，并且将差分放大器的输出信号固定在高电平或者低电平，从而在第一放大器的输出值被固定在与差分放大器的输出值相同或者相反值时执行测试；如果用于确定将被存储在第一非易失性存储元件中的数据的程序是不必要的，则在第二非易失性存储元件上执行一个程序，以便使差分放大器变得不激活；以及如果用于确定将被存储在第一非易失性存储元件中的数据的程序是必要的，则在第二非易失性存储元件上执行一个程序，以便使差分放大器变成激活，并且在第一非易失性存储元件中写入预定的数据。
17.根据权利要求16所述的方法其中，第一非易失性存储元件和第二非易失性存储元件每个都包括p型晶体管，它的源极、漏极和基底彼此相互连接，以形成控制栅极；n型晶体管，它的栅极和p型晶体管的栅极相连接，以形成浮动栅极。
全文摘要
一种半导体集成电路装置，包括第一和第二非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的。第二放大器基于存储在第二非易失性存储元件中的数据，将第一放大器的输出信号固定在高电势或低电势。
文档编号G11C16/02GK1591678SQ200410074129
公开日2005年3月9日 申请日期2004年8月31日 优先权日2003年9月1日
发明者白滨政则, 县政志, 川崎利昭, 西原龙二 申请人:松下电器产业株式会社