专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及例如在具有冗余容量、且可改写的半导体存储装置中，通过抑制数据总线或读出放大器引起的多余消耗电流的控制来降低消耗电流的读出电路技术。
背景技术：
近年来，随着环境意识的提高和便携式电子设备的发展，消耗电流小的存储器产品的用途日渐扩大。与之相反，希望减小因位宽扩大或读出速度的高速化而增加的、输出数据总线或读出放大器部的消耗电流。
在需要冗余容量的大容量的半导体存储装置中，为了不受因冗余置换导致的读出速度恶化的影响，针对位结构的冗余置换方式是有效的。为了减少数据总线和读出放大器部的消耗电流，使用了被称为虚拟电路或复制电路的电路的定时控制方式是有效的。
以往，这种半导体存储装置采用如下结构包括虚拟存储单元、虚拟位线和虚拟放大电路，并使用虚拟放大电路的读出信号进行定时控制(例如，参照专利文献1)。
图6是表示现有半导体存储装置的总体结构的方框图，所述现有的半导体存储装置，其外部规格的位结构是×4，包括冗余的产品内部的位结构是×5，具有定时控制用的虚拟电路。
在图6中，符号1表示存储单元阵列。该存储单元阵列1包括由多条字线、多条位线、以及呈矩阵状排列在它们的结合点上的存储单元分别构成的存储单元块1a～1d、冗余存储单元块1e和虚拟存储单元块1f。
符号2表示列选通阵列。该列选通阵列2包括列选通块2a～2d、冗余列选通块2e和虚拟列选通块2f。
符号3表示读出放大器阵列。该读出放大器阵列3包括读出放大器块3a～3d、冗余读出放大器块3e、和虚拟读出放大器块3f。
符号4表示输入地址13的地址缓冲器。符号5表示从地址缓冲器4输入行地址14的行译码器。符号6表示从地址缓冲器4输入列地址15的列译码器。符号8表示由读出数据线8a～8e和输出启动信号线19构成的读出数据总线。符号9表示输出缓冲器。符号10表示由输出数据线10a～10d构成的输出数据总线。符号11表示冗余块。符号12表示虚拟块。符号16表示读出放大器控制信号总线。符号17表示输入读出放大器激活信号SE的读出放大器激活信号线。符号18表示冗余判别信号总线。
将由存储单元块、列选通块和读出放大器块分别构成的单位定义为块。冗余存储单元块1e、冗余列选通块2e和冗余读出放大器块3e构成冗余块11。进而，虚拟存储单元块1f、虚拟列选通块2f和虚拟读出放大器块3f构成虚拟块12。
冗余块11具有与其它块完全相同或比其它块小的存储器容量。虚拟块12具有比其它块小的存储器容量。此外，用于输出读出数据Da～De的读出数据线8a～8e和输入用于选择可否向各个读出数据Da～De的外部输出的冗余判定信号NRED的冗余判定信号总线18与输出缓冲器9连接。另外，虚拟块12的读出数据线，即输出启动信号线19也与输出缓冲器9连接。通过该输出启动信号线19向输出缓冲器9供给输出启动信号OE。
地址缓冲器4与行译码器5、列译码器6连接，以便分别向行译码器5、列译码器6供给行地址14和列地址15。
再者，输入冗余判别信号NRED的冗余判别信号总线18具体地是由输入从冗余判别信号NREDa到冗余判别信号NREDe的5个信号的5条信号线构成。而且，冗余来补救时只冗余判别信号NREDe是L电平，其它4个冗余判别信号NREDa～NDEDd都设定在H电平。在冗余补救(冗長救済)后，成为补救对象的块中，仅相应的冗余判别信号NREDx(X是a～d中任一个)是L电平，其它4个信号NREDy(y是a～d中除x外的)全都设定在H电平。输出缓冲器9具有下述结构只向外部输出具有在冗余判别信号NREDa～NREDe中处于H电平的冗余判别信号的块的读出数据。
图7是表示图6中的存储单元块1a、列选通块2a和读出放大器块3a的具体结构的电路图。
在图7中，符号30表示非易失性存储单元。符号31表示作为多条字线中的代表的字线WLn。符号32表示作为多条位线的代表的位线BLn。符号33表示选择位线BLn的列选通晶体管。符号34表示选择列选通晶体管33的列选通选择线YGn。符号35表示差动放大电路。符号38、39表示位线电位发生电路。符号42表示参考存储单元。
非易失性存储单元30利用字线WLn和列选通选择线YGn从多个非易失性存储单元中进行选择，并与节点45电连接。另外，NMOS晶体管40、41连接在节点45、46、由符号47表示的数据线DLa和由符号48表示的参考数据线DLrefa。此外，放电用晶体管49的漏极连接到节点45。连接数据线47和参考数据线48作为差动放大电路35的输入。由包括字线WLn的多条字线连接行译码器5和存储单元块1a，用包括列选通选择线YGn的多条列选通线连接列译码器6和存储单元块2a。
虚拟块除了位线数和列选通数较少以外，其余均与图7的结构相同。将与节点47相当的数据线作为DLf，与节点48相当的参考数据线作为DLreff。
对于按照上述方式构成的现有的半导体存储装置，以下采用图6、图7和图8说明其工作。
图8是图6和图7所示的现有例的时序图。在此，以将存储单元块1a作为读出对象块的情况为例来表示。
首先，地址13通过地址缓冲器4预先译码为行地址14和列地址15后，如图8(b)所示那样，借助于列译码器6选择列选通线YGn。
然后，通过读出放大器控制信号总线16中的信号线44输入的控制信号PRE如图8(c)所示成为H电平后，位线电位发生电路38、39被激活。其结果，位线电位发生电路38、39检测与非易失性存储单元30和参考存储单元42各自的漏极节点电连接的节点45和节点46的电位，并将反馈加到NMOS晶体管40、41的栅电位。因此，由符号47表示的数据线DLa和由符号48表示的参考数据线DLrefa如图8(e)所示被充电到成为某个电位Vi。
接着，如图8(a)所示，借助于行译码器5，字线WLn成为H电平，而通过读出放大器控制信号总线16中的信号线43输入的控制信号WLref成为H电平后，非易失性存储单元30和作为NMOS负载元件的参考存储单元42被激活。结果，非易失性存储单元30和参考存储单元42使节点45、46的电位开始下降。
而且，经过一定时间后，节点45、46的电位成为稳定状态，通过位线电位发生电路38、39，数据线DLa和参考数据线DLrefa如图8(e)所示，分别成为电位Voff/Von和电位Vref。这里，电位Voff、电位Von分别与非易失性存储单元30为OFF状态、ON状态的情况相对应。
与图6结构相同的虚拟读出放大器块3f的数据线DLf、参照数据线DLreff如图8(f)所示，分别成为电位Vx、电位Vref。
设定电位Vx使各电位满足如下关系|Von-Vref|＞|Vx-Vref||Voff-Vref|＞|Vx-Vref|这里，为了使无论对哪个块此关系式都成立，可用虚拟存储单元块1f的位线的布线图或存储单元的单元电流值来调整电位Vx。亦即，设定对虚拟存储单元块1f的差动放大电路的输入电位差，使之与输入到其它块的差动放大电路的输入电位差相比成为最小。
随后，如图8(g)所示，通过读出放大器激活信号线17输入的读出放大器激活信号SE成为H电平后，在读出放大器块3a中，|Von-Vref|或|Voff-Vref|，在虚拟读出放大器块3f中，|Vx-Vref|被各自的差动放大电路放大。
接着，如图8(h)所示，从差动放大电路35输出读出数据Da，如图8(i)所示，从虚拟读出放大器块3f的差动放大电路输出虚拟块12的读出数据作为输出启动信号OE。此输出启动信号OE因为是读出对差动放大电路的输入电位差最小的虚拟存储单元块的数据，所以比其它块的任何读出数据都延迟输出。
然后，通过读出放大器控制信号总线16中的信号线50输入的控制信号DIS如图8(d)所示，成为H电平后，放电用晶体管49被激活，位线BLn和节点45被放电到接地电位，并结束读出工作。
这里，由于存储单元或字线、位线、数据线、差动放大电路等的制造偏差，而在负载电容或电流能力产生偏差时，从各个差动放大电路开始放大工作后到在数据线与参考数据线间产生足够的输入电位差的期间，产生工作不稳定或误动作。由于该不稳定工作或误动作，对读出数据Da或其它读出数据Db～De来说，如在图8(h)中由符号70所示的那样，将产生数据的不确定期间T1。
在该不确定期间T1的期间向外部输出读出数据后，产生读出速度降低、输出缓冲器9的贯通电流增加，或与输出数据总线有关的负载电容的充放电电流的增加。因此，如图8(i)所示，为了在不确定期间T1之后进行转移，采用比任意读出数据都延迟输出那样设定的输出启动信号OE控制输出缓冲器9，防止在不确定期间T1中输出缓冲器9向外部的输出动作。这样，如在图8(j)中符号71所示那样，可输出无不确定期间的输出数据D0a～Doe。
在输出缓冲器9中，进行总线的切换工作，以便只输出与冗余判别信号NREDa～NREDe中的具有H电平的冗余判别信号的块对应的读出数据。
专利文献1特开平8～273365号公报然而，在采用了上述现有的读出电路的半导体存储装置中，由于设置了虚拟存储单元块，因而面积增加，存在制造成本增加的问题。
发明内容
本发明的目的在于提供一种既抑制面积增加，又能够不使读出速度恶化地从输出缓冲器(读出数据输出装置)以低消耗电流输出无不确定期间的数据的半导体存储装置。
本发明的目的在于，提供一种既能抑制面积增加又能将读出放大器电路的消耗电流的期间限制到最小的半导体存储装置。
本发明的目的在于，提供一种既能抑制面积增加，又不受冗余置换的存储单元块的单元电流量或存储单元块的不良内容影响，从输出缓冲器以低消耗电流输出无不确定期间的数据，并能将由读出放大器电路消耗的期间限制到最小的半导体存储装置。
本发明的目的在于，提供一种既能抑制面积增加，又不受冗余置换存储单元块的单元电流控制或存储单元块的不良内容的影响，能进行用于以低消耗电流从输出缓冲器输出无不确定期间的数据的定时调整或通过读出放大器电路调整消耗电流期间的半导体存储装置。
本发明的目的在于，提供一种不受冗余置换的存储单元块的单元电流量或存储单元块中不良内容的影响，进而抑制电路面积增加的影响的半导体存储装置。
本发明的目的在于，提供一种对速度恶化而成为不合格品的产品，不激活控制输出数据的功能而成为合格品的半导体存储装置。
在本发明中，在使用针对位结构的冗余置换方式的半导体存储装置中，与是否实施冗余置换无关，通过有效利用未使用的电路作为虚拟电路，从而抑制面积增加，并达到上述目的。
本发明的半导体存储装置具有包括冗余存储单元块的多个存储单元块；按照输入的地址从多个存储单元块的每一个中选择一个存储单元的选择装置；为了读出由选择装置选择的存储单元的数据而与多个存储单元块中的每一个对应设置的放大装置；与多个放大装置中的每一个连接的多条数据总线；从多条数据总线将多个读出数据输出到外部的读出数据输出装置；输入冗余判别信号的冗余判别信号输入装置，所述冗余判别信号用于判别多个存储单元块中的成为冗余置换对象的存储单元块。
而且，读出数据输出装置按照冗余判别信号，在冗余置换时只输出除了成为冗余置换对象的存储单元块的读出数据以外的读出数据；在未进行冗余置换时只输出除了多个存储单元块中的冗余存储单元块的读出数据之外的读出数据。此外，使用被读出数据输出装置除外的读出数据作为存储控制信号。
上述存储控制信号例如输入到读出数据输出装置作为输出启动信号。而且，通过输出启动信号对来自读出数据输出装置的读出数据的外部输出进行控制。
上述存储控制信号有时作为激活信号输入到多个放大装置中。而且，借助于激活信号控制多个放大装置的工作。
在上述本发明的半导体存储装置中，冗余置换时进行作为冗余置换对象的存储单元块之存储单元的单元电流量控制，不进行冗余置换时进行冗余存储单元块的存储单元的单元电流量控制。
再者，通过进行存储单元的单元电流量控制，能够调整确定读出数据极性的定时，所述读出数据是来自冗余置换时成为冗余置换对象的存储单元块的读出数据，即，被读出数据输出装置除外的读出数据。此外，通过进行存储单元的单元电流量控制，能够对确定读出数据的定时进行调整，所述读出数据是来自未进行冗余置换时冗余存储单元块的存储单元的读出数据，即，被读出数据输出装置除外的读出数据。也就是说，可调整存储控制信号的定时。该存储控制信号的转换定时最好比其它读出数据的转换定时延迟。
例如，将存储控制信号作为输出启动信号输入到读出数据输出装置时，借助于输出启动信号对来自读出数据输出装置的读出数据的外部输出进行控制。再有，将存储控制信号作为激活信号输入到多个放大装置时，采用激活信号控制多个放大装置的工作。
如上所述，在进行存储单元的单元电流量控制时，本发明的半导体存储装置具有输入单元电流量控制判别信号的单元电流量控制判别信号输入装置，所述单元电流量控制判别信号用于判别可否按照多个存储单元块的每一个进行单元电流量控制后的读出工作，最好还与多个放大装置的每一个对应地具有连接在多个放大装置的各输入端的多个虚拟元件。
在该半导体存储装置中，冗余置换时只有成为冗余置换对象的存储单元块的选择存储单元的漏极节点和与多个放大装置中成为冗余置换对象的存储单元块对应的放大装置的输入端子，借助于冗余判别信号和单元电流量控制判别信号成为非电连接。而在不进行冗余置换时只有冗余存储单元块的选择存储单元的漏极节点以及与多个放大装置中的冗余存储单元块对应的放大装置的输入端子，借助于冗余判别信号和单元电流量控制判别信号而成为非电连接。而且，仅仅是连接在放大装置的虚拟元件在读出期间被激活，所述放大装置的输入端子与选择存储单元的漏极节点非电进接。
上述多个虚拟元件中的每一个均例如由晶体管构成，最好通过对晶体管施加内部发生电位作为栅极电压来调整各虚拟元件的电流量。另外，上述多个虚拟元件最好在读出期间结束后被激活。
在上述本发明的半导体存储装置中，将被读出数据输出装置除外的读出数据，即，当存储控制信号作为读出数据输出装置的输出启动信号使用时，读出数据输出装置通过由外部输入端子输入冗余判别信号和输出启动信号进行控制，并最好选择性地向外部输出包括被其除外的读出数据的读出数据。
下面说明采用上述各个装置所达到的作用。
根据它们的结构，由于能一边防止读出速度恶化，一边从读出数据输出装置(输出缓冲器)输出无不确定期间的数据，因而，能降低读出数据输出装置的消耗电流。
由于向控制放大装置(读出放大器)的激活和不激活反馈输出启动信号，故在读出数据输出后可以立即使放大装置非激活，由此能够降低放大装置的消耗电流。
即使单元电流量控制不良或冗余置换对象存储单元块不良，也能一边防止读出速度恶化，一边从读出数据输出装置(输出缓冲器)输出无不确定期间的数据，所以能够降低读出数据输出装置或放大电路(读出放大器)的消耗电流。
与单元电流量控制或冗余置换对象存储单元块的不良内容无关，由于可一边防止读出速度恶化，一边调整从读出数据输出装置输出无不确定期间数据的定时，故能够降低读出数据输出装置或放大装置的消耗电流。
因为既防止读出速度恶化又能将用于从读出数据输出装置输出无不确定期间数据的器件，即虚拟元件兼作为位线的放电用元件，故能够抑制面积增加，降低读出数据输出装置或放大装置的消耗电流。
由于能够向外部输出输出启动信号和输出数据，所以能够在出厂前确认速度是否恶化。
如上所述，在本发明中，在具有冗余的半导体存储装置中，读出数据输出装置按照冗余判别信号，在冗余置换时只输出除去冗余置换对象存储单元块的读出数据以外的读出数据，在未进行冗余置换时只输出除了冗余存储单元块的读出数据之外的读出数据，将被读出数据输出装置除外的读出数据作为存储控制信号使用。由此，可实现不需要虚拟块就能一边抑制面积增加，一边产生具有适当定时的存储控制信号之优良的半导体存储装置。
在本发明中，在具有冗余的半导体存储装置中，读出数据输出装置按照冗余判别信号，在冗余置换时只输出除去冗余置换对象存储单元块读出数据之外的读出数据；在未进行冗余置换时只输出除去存储单元块读出数据之外的读出数据，并借助于被读出数据输出装置除外的读出数据进行外部输出的读出数据的控制。由此，不需要虚拟块，就能实现一边控制面积增加，一边能不使读出速度恶化地从输出缓冲器以低消耗电流输出无不确定期间的数据之优良的半导体存储装置。
在本发明中，在具有冗余的半导体存储装置中，读出数据输出装置按照冗余判别信号，在冗余置换时只输出除去冗余置换对象存储单元块读出数据以外的读出数据；在未进行冗余置换时只输出除去冗余存储单元块读出数据以外的读出数据，并借助于被读出数据输出装置除外的读出数据进行放大装置的控制。由此，不需要虚拟块就能实现一边抑制面积增加，一边在读出数据确定后不激活放大装置而降低消耗电流之优良的半导体存储装置。
在本发明中，按每个存储单元块将判别单元电流量控制后是否进行读出工作的单元电流量控制信号、和连接在放大装置输入端子的虚拟元件设置在各个放大装置，在冗余置换时只有冗余置换对象存储单元块的选择存储单元的漏极节点与放大装置的输入端子，借助于冗余判别信号和单元电流量控制判别信号成为非电连接；在未进行冗余置换时只有冗余存储单元块的选择存储单元的漏极节点和放大装置的输入端子，借助于冗余判别信号和单元电流量控制判别信号成为非电连接，只有选择存储单元的漏极节点与放大装置的输入端子连接在非电连接的放大装置的虚拟元件在读出期间被激活。由此，不受被冗余置换的存储单元块的单元电流量或存储单元块的不良内容影响，不需要虚拟块就能够实现一边抑制面积增加，一边不使读出速度恶化地从输出缓冲器以低消耗电流输出无不确定期间的数据，或能够将读出放大电路消耗的电流降低到最小限度之优良的半导体存储装置。
本发明通过调整虚拟元件的电流量来校正制造偏差，从而实现能够抑制因读出速度恶化或消耗电流增加导致的成品率下降的优良的半导体存储装置。
在本发明中，虚拟元件通过在读出期间结束后被激活，从而实现位线放电用晶体管尺寸减小，并能抑制读出速度恶化或消耗电流增加的优良的半导体存储装置。
在本发明中，可实现下述优良的半导体存储装置通过选择性地向外部输出包括被除外的读出数据的读出数据，从而，检察时观察输出数据波形和输出启动信号波形，对于因制造偏差使速度恶化而成为不合格品的产品，可通过不激活控制输出数据的功能而使其成为合格品。
图1是表示降低输出装置的消耗电流的本发明的实施例1中半导体存储装置的读出电路结构的方框图。
图2是表示降低放大装置的消耗电流的本发明实施例2中半导体存储装置的读出电路结构的方框图。
图3是表示将存储单元块非电气连接的本发明实施例3的读出放大器块的具体结构的电路图。
图4是表示图3的实施例3的冗余被救时的读出工作的时序图。
图5是表示外部规测输出启动信号的本发明实施例4的半导体存储装置之读出电路结构的方框图。
图6是表示现有的半导体存储装置的读出电路结构的方框图。
图7是表示现有的读出放大器块结构的电路图。
图8是表示现有例和图1、图2的半导体存储装置的读出工作的时序图。
具体实施例方式
(实施例1)以下参照
本发明的实施例1。
图1示出本发明实施例1的半导体存储装置的读出电路的方框图。此半导体存储装置的外部规格的位结构是×4，包括冗余的产品内部的位结构是×5。
在图1中，符号1表示存储单元阵列。符号2表示列选通阵列。符号3表示读出放大器陈列。符号4表示地址缓冲器。符号5表示行译码器。符号6表示列译码器。符号8表示读出数据总线。符号9表示输出缓冲器。符号10表示输出数据总线。输出数据总线10由输出4个输出数据DOa～DOd的4条输出数据线10a～10d构成。此半导体存储装置除没有虚拟存储单元块、虚拟列选通块和虚拟读出放大器块外，其余与现有例的结构相同。符号20表示输出启动信号选择电路。此输出启动信号选择电路20是现有例中没有的构成要素。
与现有例相同，各个块和冗余块11由完全相同的电路及布局图构成。另外，读出数据线8a～8e和冗余判别信号总线18与输出缓冲器9及输出启动信号选择电路20连接。作为输出启动信号选择电路20的输出线的输出启动信号线19与输出缓冲器9连接。而且，通过输出启动信号线19，输出启动信号OE被输入到输出缓冲器9。
与现有例相同，地址缓冲器4输出行地址14和列地址15，并输入到行译码器5和列译码器6。
与现有例相同，设定通过输入的冗余判别信号总线18输入的冗余判别信号NRED的电平。此外，输出缓冲器9也与现有例结构同样。
输出启动信号选择电路20构成为只输出与L电平的冗余判别信号NRED相当的块的读出数据作为输出启动信号OE。
图1中的存储单元块1a、列选通块2a、读出放大器块3a、行译码器5和列译码器6的具体构成例与图7中示出的相同。
对于按照上述构成的本实施例的半导体存储装置，以下使用图1、图7和图8说明其工作。
图8是图1与图7例的时序图。这里，以将存储单元块1a作为冗余置换对象的情况为例，与现有例同样地进行说明。
与现有例相同，冗余块11成为与图7同样的结构，并设与节点47相当的数据线为DLe，与节点48相当的参考数据线为DLrefe。
首先，与现有例相同，地址13被预先译码后，利用列译码器6如图8(b)所示那样，选择列选通线YGn。
接着，与现有例相同，由读出放大器控制信号总线16输入的控制信号群中的一个，即控制信号PRE如图8(c)所示那样成为H电平后，数据线DLe和参考数据线DLrefe如图8(e)所示，被充电到某电位Vi。
随后，与现有例相同，借助于行译码器5如图8(a)所示那样使字线WLn成为H电平，如果由读出放大器控制信号总线16输入的控制信号群中的一个，即控制信号WLref成为H电平，则经过一定时间后，节点45、46的电位成为稳定状态。成为稳定状态后，数据线DLe和参考数据线DLrefe如图8(e)所示，分别成为电位Voff/Von、电位Vref。这里，电位Voff和电位Von分别对应于非易失性存储单元处于OFF状态和ON状态的情况。
与图7结构相同的读出放大器块3a的数据线DLa、参考数据线DLrefa如图8(f)所示，分别成为电位Vx、电位Vref。
设定电位Vx，使各电位满足如下关系|Von-Vref|＞|Vx-Vref||Voff-Vref|＞|Vx-Vref|这里，为使无论对哪个块此关系式都成立，对冗余置换时置换对象的存储单元块，对未冗余置换时冗余存储单元块，通过控制单元电流量来设定电位Vx。即，设定冗余置换时对置换对象的存储单元块、未冗余置换时对冗余存储单元块的差动放大电路的输入电位差，使其与对其它块的差动放大电路的输入电位差相比成为最小。
在本实施例的非易失性存储器中，通过冗余补救判定后的检查工序进行改写工作时调整保持电流量的检验处理。在易失性存储器中，增加专用写入电路，在置换对象的存储单元块上设置有在写入工作时或更新工作时保持写入电路工作的装置。
然后，与现有例相同，如图8(g)所示，读出放大器激活信号SE成为H电平后，在冗余读出放大器块3e中，|Von-Vref|或|Voff-Vref|、在冗余置换对象的读出放大器块3a中，|Vx-Vref|分别被各自的差动放大电路放大。
其次，如图8(h)所示，输出读出数据De、以及如图8(i)所示作为输出启动信号的读出数据DLa。该输出启动信号由于是读出了对差动放大电路的输入电位差最小的块的数据，所以比其它块的任一读出数据都延迟输出。
这里，与现有例相同，如图8(i)所示，为了在不确定期间T1后进行转移，即使比哪个读出数据都延迟输出那样设定的输出启动信号也通过某个读出数据DLa来控制输出缓冲器9，防止在不确定期间T1输出缓冲器9向外部的输出工作。因而，借助于输出启动信号选择电路20，根据冗余判别信号NRED挑选读出数据DLa并作为输出启动信号OE输出。这样，如图8(j)的符号71所示，可输出无不确定期间的输出数据DOa～DOd，并降低消耗电流。
与现有例相同，在输出缓冲器9中，进行总线的切换工作，以便只输出与冗余判别信号NREDa～NREDe中具有H电平的冗余判别信号的块对应的读出数据。
(实施例2)图2是表示本发明实施例2的外部规格的位结构是×4，包含了冗余的产品内部的位结构是×5的半导体存储装置的读出电路方框图。在此实施例中，追加读出放大器激活信号反馈电路21，现有的读出放大器激活信号17和输出启动信号OE输入到读出放大器激活信号反馈电路21。读出放大器激活信号反馈电路21的输出输入到读出放大器阵列3并作为反馈后的读出放大器激活信号22。除此之外与图1的结构相同。
读出放大器激活信号反馈电路21按如下方式构成由现有的读出放大器激活信号17的上升沿决定读出放大器电路的启动定时，由输出启动信号OE的下降沿决定结束的定时。
以下用图8说明按上述方式构成的本实施例的半导体存储装置的工作。
如图8(i)所示，输出启动信号因为读出数据确定后立即转换到L电平，所以反馈后的读出放大器激活信号22比以图8(g)所示的时间裕度进行定时设定的读出放大器激活信号SE向L电平的转换快，并降低读出放大器电路的消耗电流。
(实施例3)图3是表示本发明实施例3的存储单元块1a、列选通块2a和读出放大器块3a的具体结构的电路图。在图3中，新包括输入单元电流量控制判别信号NDUMY的单元电流量控制判别信号总线60；块区分传输晶体管(ブロツク别パストランジスタ)55；虚拟用负载元件56；激活虚拟用负载元件56的晶体管57；以及用于根据冗余判别信号NRED和单元电流量控制判别信号NDUMY来控制块区分传输晶体管55、虚拟用负载元件56和晶体管57的逻辑元件58、62，根据读出放大器块3a用的按照符号59所示的冗余判别信号NREDa和符号61所示的单元电流量控制判别信号NDUMYa，当块区分传输晶体管55不激活时激活虚拟用负载元件56，除此以外与图7的结构相同。另外，设定单元电流量控制判别信号NDUMY使其仅相对于存储单元块的单元电流量控制后的读出工作不合格的块成为L电平。
以下，使用图3和图4说明按照上述方式构成的实施例3的半导体存储装置的工作。
根据块区分传输晶体管55，仅冗余判别信号NRED和单元电流量控制判别信号NDUMY两者都成为L电平的块才处于与存储单元块和读出放大器块非电连接的状态，即使选择字线，来自存储单元块的单元电流也不导通。然而，虚拟用负载元件56作为存储单元的虚拟件供给电流。虚拟用负载元件56的电流能力与现有虚拟存储单元的单元电流量的设定相同，如图4(e)所示那样分别实现电位Voff/Von、电位Vref。这里，电位Voff、电位Von分别与非易失性存储单元处于OFF状态和ON状态的情况相对应。
读出放大器块3a的数据线DLa和参考数据线DLrefa如图4(f)所示，分别成为电位Vx、电位Vref。
设定各个电位使其满足如下关系|Von-Vref|＞|Vx-Vref||Voff-Vref|＞|Vx-Vref|与现有例相同，如图4(i)所示，即使是不确定期间T1后转换那样设定的输出启动信号也由某个读出数据DLa控制输出缓冲器9，防止在不确定期间T1输出缓冲器9向外部的输出工作。因而，借助于输出启动信号选择电路20，通过冗余判别信号NRED挑选读出数据DLa并作为输出启动信号OE被输出。其结果，如图4(j)所示，能够输出无不确定期间的输出数据DOa～DOd，并降低消耗电流。
在该结构中，单元电流量的控制较困难的半导体存储装置、冗余置换时置换对象的存储单元块或未冗余置换时冗余存储单元块是不能进行单元电流控制后的读出工作的那种类型不合格时，因为使存储单元块电断开，所以不受这些因素影响。
在图3中，连接在虚拟用负载元件56的栅极的读出放大器控制信号WLref由可设定电位的内部电位发生电路供给。在该结构中，冗余置换后能够调整电流，并通过校正制造偏差来降低消耗电流。
在图3中，在对读出放大器控制信号Wlref的读出工作结束后，与读出放大器控制信号DIS一样，在整个块将读出放大器控制信号WLref控制在H电平，从而位线BLn和节点45通过放电用晶体管49和虚拟用负载元件56放电。在该结构中，放电用晶体管49即使电流能力小到仅虚拟用负载元件56的电流能力的程度也能够放电，所以可缩小放电用晶体管尺寸。
(实施例4)另外，在该实施例中，如图5所示，进一步设置冗余判别信号选择电路80、输出启动信号选择电路81、输入外部输入冗余判别信号NRED1N的外部输入冗余判别信号线82、和输入外部输入输出启动信号OEIN的外部输入输出启动信号线83。除上述以外与图1的结构相同。
通过这种结构，输出启动信号OE借助于外部输出启动信号OEIN固定在H电平，并借助于外部输入冗余判别信号NREDIN将5个冗余判别信号NRED中的2个信号分别分成2次读出工作并设定在L电平，由此，完全能够从外部观察包括输出启动信号的读出数据总线8的5个波形，并进行出厂前对波形的筛选。当输出启动信号发生制造上的缺陷时，可以根据消耗电流值选择将输出启动信号OE固定到H电平并使之合格化的处置，亦可实现降低制造成本。
本发明的半导体存储装置可用作下述半导体存储装置等在使用相对于位结构的冗余置换方式的半导体存储装置中，与是否实施冗余置换无关，通过有效利用在冗余置换后不使用的电路作为虚拟电路，从而可获得抑制面积增加，并不使读出速度恶化地以低消耗电流从输出缓冲器输出无不定期间的数据的效果，并且具有冗余容量、能改写。
权利要求
1.一种半导体存储装置，具有包括冗余存储单元块的多个存储单元块；按照所输入的地址从所述多个存储单元块的每一个选择一个存储单元的选择装置；为了读出由所述选择装置选择的存储单元数据，而与所述多个存储单元块的每一个相对应设置的多个放大装置；连接在所述多个放大装置中的每一个的多个数据总线；从所述多个数据总线向外部输出多个读出数据的读出数据输出装置；以及冗余判别信号输入装置，输入用于判别所述多个存储单元块中的成为冗余置换对象的存储单元块的冗余判别信号，所述读出数据输出装置根据所述冗余判别信号，在冗余置换时只输出除去成为所述冗余置换对象的存储单元块读出数据以外的读出数据，在未进行冗余置换时只输出除去所述多个存储单元块中的冗余存储单元块读出数据以外的读出数据，使用被所述读出数据输出装置除外的读出数据作为存储控制信号。
2.按照权利要求1所述的半导体存储装置，所述存储控制信号作为输出启动信号被输入到所述读出数据输出装置。
3.按照权利要求1所述的半导体存储装置，所述存储控制信号作为激活信号输入到所述多个放大装置。
4.按照权利要求1所述的半导体存储装置，冗余置换时对成为所述冗余置换对象的存储单元块的存储单元进行单元电流量控制，未冗余置换时对所述冗余存储单元块的存储单元进行单元电流量控制。
5.按照权利要求4所述的半导体存储装置，具有输入单元电流量控制判别信号的单元电流量控制判别信号输入装置，所述单元电流量控制判别信号用于判别是否与所述多个存储单元块的每一个对应地进行单元电流量控制后的读出工作，进而与所述多个放大装置的每一个相对应地具有连接在所述多个放大装置的各输入端子的多个虚拟元件，冗余置换时只有作为所述冗余置换对象的存储单元块的选择存储单元的漏极节点和所述多个放大装置中与作为所述冗余置换对象的存储单元块对应的放大装置的输入端子，借助于所述冗余判别信号和所述单元电流量控制判别信号而成为非电连接；未进行冗余置换时只有所述冗余存储单元块的所述选择存储单元的漏极节点和所述多个放大装置中与所述冗余存储单元块对应的放大装置的输入端子，借助于所述冗余判别信号和所述单元电流量控制判别信号成为非电连接，仅仅是连接在所述放大装置的所述虚拟元件在读出期间中被激活，其中，所述放大装置的输入端子与所述选择存储单元的漏极节点非电连接。
6.按照权利要求5所述的半导体存储装置，所述多个虚拟元件的每一个均由晶体管构成，内部发生电位作为栅极电压施加到所述晶体管上。
7.按照权利要求5所述的半导体存储装置，所述多个虚拟元件在读出期间结束后被激活。
8.按照权利要求2所述的半导体存储装置，所述读出数据输出装置，通过从外部输入端子输入所述冗余判别信号和所述输出启动信号而受控，并有选择地向外部输出包括所述已除外的读出数据的读出数据。
全文摘要
本发明的半导体存储装置包括存储单元阵列、列选通阵列、行译码器、列译码器、读出放大器阵列、读出数据总线、输出缓冲器、冗余判别信号总线。输出缓冲器，在冗余置换时只输出除去冗余置换对象存储单元块读出数据以外的读出数据，在不进行冗余置换时只输出除去冗余存储单元块读出数据以外的读出数据，已从输出缓冲器除外的读出数据作为输出启动信号供给输出缓冲器。被输出缓冲器除外的读出数据的转移定时被设定成比其它的读出数据延迟。
文档编号G11C7/00GK1725371SQ200510083710
公开日2006年1月25日 申请日期2005年6月23日 优先权日2004年6月23日
发明者荒川健 申请人:松下电器产业株式会社