专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别是一种在数据保存中需要进行更新的半导体存储装置及其更新控制技术。
背景技术：
动态随机存取存储器中，通常具有多个由数据存储用电容，以及连接在位线与该电容之间，且栅极与字线相连接的晶体管所构成的单元，且这些单元形成多个阵列状，可进行大容量化，但由于数据保持在电容中，为了数据的保持，需要进行每隔一定的周期，通过读出放大器经位线对存储器单元的数据进行放大，并再次从位线写入到该存储器单元中的更新动作。
更新地址的生成，接收根据定时器等所生成的更新时钟信号，由计数器进行计数并生成。该更新地址输入给输入通常的ROW(行)地址与该更新地址的多路复用器，多路复用器根据更新控制信号，在更新动作时，选择更新地址，将所选择的更新地址提供给X解码器，由X解码器将所选择的字线激活，激活读出放大器进行更新，之后，将字线非激活。
关于更新周期较短(数据保持期间比其他的短)单元的更新控制，以前主要提出了两种方法。
例如专利文献1(特开昭62-223893号公报中)，在按照计数器周期性进行更新的构成中，对于更新较短的Row地址，在更新通过计数器的地址所选择的Row地址的同时，也对该更新较短的Row地址进行更新，通过这样，如图1(A)所示，以较短的周期对更新较短的Row地址进行更新。例如更新地址0，以更新周期的一半周期进行更新。
相关构成中，除了原来的Row地址之外，其他的Row地址也需要同时更新，由于两根字线同时更新，因此DRAM中的读出噪声加倍。因此，对应于该状况，需要进行设备内的电源、GND的强化，进而，引导电平(boot level)的供给电路等各种电路，也需要对应倍增的读出噪声，增大电路规模。
另外，在具有与通常的更新不同的噪声条件，具有高速输入输出电路的存储器中，还有可能只在此时产生输入输出电路的特性恶化等问题。
另外，专利文献2(特开平8-306184号公报)中公布了一种构成，形成对应比存储器单元中的最短信息保持时间(数据保持时间)短的更新周期的第1脉冲，以及计数第1脉冲，并对更新地址及其每一个循环的更新动作所产生的载波信号进行分频而构成的第2脉冲(分频脉冲)，对被分配了相关更新地址的多个字线的每一个，将对应第1脉冲(短周期)或第2脉冲(长周期)的更新时间设定信息，保存在存储电路中，让通过更新地址所实施的存储器单元的更新动作与存储电路的存储信息对应，让每一根字线有效、无效，由第2脉冲让从存储电路所读出的更新时间设定信息无效，通过这样，能够实施适于存储器单元的信息保持时间的更新动作。该DRAM中，为了生成对应比存储器单元中的最短信息保持时间还短的更新周期的第1脉冲，使得即使是最短更新时间的单元，也能够保持数据，而需要产生周期被调整过的时钟。通常的DRAM中，确定了来自控制器的更新起动命令的周期，一般来说，很难对应于各个DRAM，产生这样的时钟。
另外，如图1(B)所示，对于来自控制器的更新起动命令的周期，能够每两周期进行一次更新。这种情况下，虽然有效抑制了消耗功率，但无法挽救更新时间较短的单元。
专利文献1特开昭62-223893号公报专利文献2特开平8-306184号公报发明内容本发明为了解决上述问题，目的在于提供一种能够抑制读出时的噪声增大，适当进行数据保持时间不同的存储器单元的更新的装置。
本申请中所公布的发明，为了实现上述目的，大致采用以下构成。
本发明的第1方面的相关装置具有生成存储器阵列的更新地址的机构；对上述所生成的更新地址，是否与通过使得更新期间可变的行地址进行插入的地址相对应进行判断的机构；以及在上述判断的结果，为上述所生成的更新地址，是通过使得上述更新期间可变的行地址进行插入的地址的情况下，进行控制，插入上述所生成的更新地址，输出使得上述更新期间可变的行地址的机构。
本发明的另一方面的相关装置具有计数器；以及将表示上述计数器的输出，是否与通过使得更新期间可变的行地址进行插入的地址相对应的信息，预先与计数值关联保存起来，在上述计数器的输出，对应通过使得上述更新期间可变的行地址进行插入的地址的情况下，进行控制，插入上述计数器的输出，输出使得上述更新期间可变的行地址，作为更新地址输出的机构。
本发明的另一方面的相关更新控制方法，将表示是否与通过使得更新期间可变的行地址进行插入的地址相对应的信息，预先与生成更新地址的计数器的计数值关联保存起来，进行控制，对上述计数器的输出，是否对应通过使得上述更新期间可变的行地址进行插入的地址进行比较，在对应的情况下，插入上述计数器的输出，将使得上述更新期间可变的行地址，作为更新地址输出。
本发明中，使得上述更新期间可变的行地址，在上述计数器循环一次的期间内，输出多次。本发明中，可以让使得上述更新期间可变的行地址，至少包括在上述计数器循环一次的期间内输出M次(且M为2以上的整数)者，以及输出N次(且N为与M不同的2以上的整数)者。本发明中，可以让使得上述更新期间可变的行地址，包括在上述计数器循环多次的期间内输出1次者。
本发明中，可以在插入上述计数器的输出，将使得上述更新期间可变的行地址作为更新地址输出了的循环的下一个循环中，将上述计数器的输出作为更新地址输出。
本发明中，至少具有1组由保存被使更新期间可变的行地址所插入的计数值的存储装置，以及对上述存储装置中所保存的计数值，与上述计数器的输出进行比较的比较电路所构成的组；包括保持电路，其在输出了来自上述比较电路的一致信号时，激活位信号，在下一个时钟循环，将位信号非激活；输入上述保持电路的输出与更新时钟信号，进行控制，在上述位信号被激活时，不将上述更新时钟信号传输给上述计数器，停止上述计数器的计数动作，在上述位信号处于非激活状态时，将上述更新时钟信号传输给上述计数器的电路；以及在上述位信号处于激活状态时，变更上述计数器的计数输出的至少一部分，将上述计数器的计数输出，通过使得上述更新期间可变的行地址进行置换的电路。本发明中，上述存储装置与上述比较电路的组具有多组，具有根据多个比较电路的输出的逻辑和，生成一致信号，提供给上述保持电路的电路。
本发明中，具有保存使更新期间可变的行地址的存储装置，以及对上述存储装置中所保存的行地址，与上述计数器的输出进行比较的比较电路；上述比较电路具有将上述计数器的输出的给定的高位，与上述存储装置的计数值的给定的高位进行比较的第1比较电路；以及将上述计数器的输出的给定的低位，与使得上述更新期间可变的行地址的低位进行比较的第2比较电路；包括一致判断电路，其在上述第1比较电路显示出不一致，上述第2比较电路的比较结果显示出一致时，判断为一致；保持电路，其接收上述一致判断电路中的一致判断结果，激活位信号，在下一个时钟循环，将位信号非激活；输入上述保持电路的输出与更新时钟信号，进行控制，在上述位信号被激活时，不将上述更新时钟信号传输给上述计数器，停止上述计数器的计数动作，在上述位信号处于非激活状态时，将上述更新时钟信号传输给上述计数器的电路；以及在上述位信号处于激活状态时，变更上述计数器的计数输出的至少一部分，生成使得上述更新期间可变的行地址的电路。
本发明中，可以让上述生成使得更新期间可变的行地址的电路，具有输入上述位信号作为选择控制信号，在上述位信号处于非激活状态时，输出上述计数器的高位，在上述位信号处于激活状态时，保存在上述存储装置中，输出判断为一致的使得上述更新期间可变的行地址的给定高位的选择器电路。
本发明中，具有上述第1比较电路与第2比较电路的上述比较电路，与上述存储装置的组合具有多组；具有根据多个上述第1比较电路的输出的逻辑和，生成第1比较结果信号，提供给上述保持电路的电路；以及根据多个上述第2比较电路的输出的逻辑和，生成第2比较结果信号，提供给上述保持电路的电路；上述一致判断电路，在上述第1比较结果信号显示出不一致，上述第2比较结果信号显示出一致时，判断为一致。
本发明中，可以让上述高位是最高位，上述低位是除了最高位之外剩下的位。或者，也可以让上述高位是从最高位开始的给定位数的高位，上述低位是除了最高位之外剩下的位。
本发明中，具有存储器装置，将上述计数器的输出作为地址输入，在通过上述地址所访问的单元中，存储有上述计数器的输出是否是应当通过使得上述更新期间可变的行地址进行插入的信息，或者，是否将上述计数器的输出作为更新地址原样输出的信息；包括保持电路，其在来自上述存储器装置的输出，表示是应当通过使得上述更新期间可变的行地址进行插入的情况下，激活位信号，在下一个时钟循环将上述位信号非激活；输入上述保持电路的输出与更新时钟信号，进行控制，在上述位信号被激活时，不将上述更新时钟信号传输给上述计数器，停止上述计数器的计数动作，在上述位信号处于非激活状态时，将上述更新时钟信号传输给上述计数器的电路；以及在上述位信号处于激活状态时，变更上述计数器的计数输出的至少一部分，变更上述计数器的计数输出的一部分，生成使得上述更新期间可变的行地址的电路。
本发明中，具有存储器装置，将上述计数器的输出作为地址输入，在通过上述地址所访问的单元中，是否将上述计数器的输出作为更新地址原样输出，或者，是否应当通过使得上述更新期间可变的行地址进行置换，在进行置换的情况下，存储用于置换的位操作信息；具有一致判断电路，其根据来自上述存储器装置的输出，在表示是通过使得上述更新期间可变的行地址进行置换者的情况下，输出一致信号；保持电路，其在上述一致判断电路中判断为一致时，激活位信号，在下一个时钟循环，将上述位信号非激活；输入上述保持电路的输出与更新时钟信号，进行控制，在上述位信号被激活时，不将上述更新时钟信号传输给上述计数器，停止上述计数器的计数动作，在上述位信号处于非激活状态时，将上述更新时钟信号传输给上述计数器的电路；以及根据从上述存储器装置所输出的上述位操作信息，对上述计数器的计数输出的至少一部分进行位操作使其变更，变更上述计数器的计数输出的一部分，生成使得上述更新期间可变的行地址的电路。
本发明中，具有存储器装置，将上述计数器的输出作为地址输入，在通过上述地址所访问的单元中，存储有上述计数器的输出是否是应当通过使得上述更新期间可变的行地址进行置换的第1信息，以及是否跳过将上述计数器的输出作为更新地址的更新的第2信息；具有保持电路，其根据来自上述存储器装置的第1以及第2信息，激活位信号，在下一个时钟循环，将上述位信号非激活；输入上述保持电路的输出与更新时钟信号，进行控制，在上述位信号被激活时，不将上述更新时钟信号传输给上述计数器，停止上述计数器的计数动作，在上述位信号处于非激活状态时，将上述更新时钟信号传输给上述计数器的电路；以及根据来自上述存储器装置的上述第2信息与上述计数器的计数输出的给定位信号，输出让更新动作停止的控制信号的电路；以及在上述位信号处于激活状态时，变更上述计数器的计数输出的至少一部分，生成使得上述更新期间可变的行地址的电路。
作为有关本发明的方法，是一种数据保持中需要更新动作的半导体存储装置的更新控制方法，其特征在于，包括
生成更新地址的工序；对上述所生成的更新地址，是否与通过使得更新期间可变的行地址进行插入的地址相对应进行判断的工序；以及在上述判断的结果，为在上述所生成的更新地址，是通过使得上述更新期间可变的行地址进行插入的地址的情况下，进行控制，插入上述所生成的更新地址，输出使得上述更新期间可变的行地址的工序。
有关本发明的方法，包括对上述所生成的更新地址，此次是否对应跳过更新的地址进行判断的工序；以及在上述判断结果为，上述所生成的更新地址，是跳过更新的地址的情况下，将上述所生成的更新地址的更新跳过的工序。
在有关本发明的方法中，使得上述更新期间可变的行地址，在上述计数器循环一次期间，输出多次。
有关本发明的方法中，作为使得上述更新期间可变的行地址，至少包括在上述计数器循环一次的期间内输出M次(且M为2以上的整数)者，以及输出N次(且N为与M不同的2以上的整数)者。
有关本发明的方法中，使得上述更新期间可变的行地址，包括在上述计数器循环多次的期间内输出1次者。
有关本发明的方法中，在插入上述计数器的输出，将使得上述更新期间可变的行地址作为更新地址输出了的循环的下一个时钟循环中，将上述计数器的输出作为更新地址输出。
发明效果根据本发明，即使将更新周期设置地较短，读出噪声也不会增大，从而能够适当挽救更新时间较短的单元。
图1(A)、(B)为说明以往的更新控制，(C)为说明本发明的更新控制的时序图。
图2为说明本发明的第1实施例的构成的图。
图3(A)、(B)、(C)为说明本发明的第1实施例的动作的图。
图4为说明本发明的第2实施例的构成的图。
图5为说明本发明的第3实施例的构成与动作的图。
图6(A)为说明本发明的第4实施例的构成的图，(B)、(C)为说明其动作的图。
图7为说明本发明的第5实施例的构成的图。
图8(A)为说明本发明的第5实施例的动作的时序图，(B)至(D)为说明动作的图。
图9为说明本发明的第6实施例的构成的图。
图10(A)为说明本发明的第6实施例的动作的时序图，(B)至(D)为说明动作的图。
图中10-更新计数器，11-SR锁存电路，12A、12B-脉冲生成电路，13-OR电路，14-OR电路，15-EXOR电路，16A、16A-1、16A-2、16A-3、16A-4-比较电路，16B、16B-1、16B-2、16B-3、16B-4-比较电路，17A、17B-Fuse数据，18、18’、18”-PROM，19-输出更新动作停止信号的电路，20、20’-1周期保持电路，21-一致判断电路，22A、22B-OR电路，23-选择器电路，24-选择器电路，25-一周期保持电路，26-EXOR电路。
具体实施例方式
对照附图对本发明进行更加详细的说明。本发明为了解决上述问题，最好如图1(C)所示，让来自更新计数器的更新地址通过以下的更新起动命令来进行更新，插入更新较短的Row地址，进行更新。本发明中具有控制机构，其进行控制，将表示更新计数器的输出，是否与通过使得更新期间可变的行地址所插入的地址相对应的信息，与计数值关联起来预先保存，在上述计数器的输出，与通过使得上述更新期间可变的行地址所插入的地址相对应的情况下，插入更新计数器的输出，将使得更新期间可变的行地址作为更新地址输出。通过相关构成，能够让数据保持期间较短的Row(行)地址的更新周期比通常周期短。
通过本发明，不会像上述专利文献1一样，对来自外部的更新起动命令，更新两个Row地址的存储器单元，因此读出噪声与通常的更新相同。
在计数器循环一次的期间，插入了N个Row地址的情况下，全体的更新时间扩大N周期量，如果以通常的存储器为例，则由于在64ms中进行4096次更新起动命令，因此实质上的更新周期变为64ms+(64ms/4096)×N在计数器循环一次的期间(例如输出计数值0到4095的期间)，即使在插入了100个Row地址的情况下，也只是64ms增加到65.5ms，影响很小。
另外，与专利文献2进行对比，不需要为了让最短更新时间的单元中也能够保持数据，而生成周期被调整了的时钟，使用来自控制器的更新起动命令等，也能够挽救更新期间(数据保持时间)较短的单元。
或者，本发明中，对于某个Row(行)地址，可以进行控制，跳过更新，使其比通常周期长。或者，对于多个Row地址，可以通过比通常周期短的互不相同长度的多个更新周期进行更新。下面依据实施例进行说明。
实施例对本发明的第1实施例进行说明。图2为说明本发明的第1实施例的构成的图。另外，图2中示出了对更新地址的生成进行控制的电路，而没有显示存储器单元阵列、X解码器、Y解码器、读出放大器等单元阵列部，以及地址缓存等。对照图2，本发明的第1实施例具有与更新时钟用时钟信号CLKA同步进行计数动作的更新计数器10(计数输出为N位)；指定被插入地址的可编程Fuse(保险丝)数据17A、17B；将更新计数器10的计数输出(计数值)与Fuse数据17A、17B进行比较的比较电路16A、16B；取比较电路16A、16B的输出的逻辑和并作为两个比较电路16A、16B的比较结果输出的OR电路13；在OR电路13输出一致信号的情况下，将该一致信号保持更新时钟的1周期量的电路(由SR锁存电路11以及脉冲生成电路12A、12B构成)；在从保持1周期量的电路(SR锁存电路11)所输出的一致信号hit处于激活状态时，进行控制将对更新计数器10的更新时钟信号的供给停止的电路14；以及在从电路11所输出的一致信号hit处于激活状态时，将更新计数器10的最高位反转，作为更新地址输出的电路15。Fuse数据17A、17B，例如对应于Fuse的熔断/连接，保存有两个值的ROM，也称作FuseROM。保持1周期量的电路具有接收输出比较结果的OR电路13的输出从LOW到HIGH的上升沿，产生单触发脉冲的脉冲生成电路12A；接收更新时钟信号RefreshClk的从LOW到HIGH的上升沿，产生单触发脉冲的脉冲生成电路12B；以及在置位(set)端子接收脉冲生成电路12A的输出，在比较电路中的比较结果显示出一致时，将位信号(hit)置位为HIGH电平(激活状态)，在复位端子接收脉冲生成电路12B的输出，在更新时钟信号RefreshClk的从LOW到HIGH的上升沿，将hit信号复位为LOW电平的SR锁存(也称作“SR触发器”)11。另外，更新时钟信号RefreshClk，接收从外部所发出的命令并生成，或者根据由未图示的计时器(更新计时器)的超时产生所生成的触发信号生成。
本实施例中，电路14由OR电路构成，在hit信号为HIGH电平(激活状态)时，其输出clkA固定为HIGH电平，更新时钟信号RefreshClk不会传递给计数器10，计数器10的计数动作停止，在hit信号为LOW电平(激活状态)时，更新时钟信号RefreshClk原样作为clkA输出，提供给计数器10。电路15由异或逻辑(EXOR)电路构成，在hit信号为HIGH电平时，将最高位反转并输出，在hit信号为LOW电平时，原样输出最高位。
图3为说明图2中所示本实施例的电路的动作的图。图3(A)模式示出了时序动作波形。为了简化说明，作为4位的计数器10，在将’b0000(且’b表示二进制)设为更新较短的Row地址(由于数据保持期间较短的单元与对应该行地址的字线相连接，因此更新周期比通常的周期短一半等)的情况下，指定被插入的Row地址作为Fuse数据，设为’b1000。也即，Row地址’b1000通过Row地址’b0000所插入。
如果计数器10的输出(计数值)变为’b1000，则OR电路13的输出变为HIGH电平，脉冲产生电路12A输出脉冲A，SR锁存11的输出hit变为HIGH电平，clkA也变为HIGH(H)电平，计数器10停止，最高位的“1”反转，输出“0”，作为更新地址的MSB，其结果是’b0000代替’b1000成为更新地址。之后，在下一个循环(更新时钟RefreshClk的上升)，输出单触发脉冲B，SR锁存11的输出hit变为LOW电平，异或逻辑电路15原样输出最高位，被停止了的计数值’b1000变为更新地址。
如果在SR锁存11的输出hit为LOW的状态下，更新时钟RefreshClk上升，则计数器10将计数值加1，’b0000变为更新地址。
图3(B)、图3(C)为说明通常时以及插入置换后的更新地址(4位)的顺序的图。在通常，’b0111的下一个是’b1000，但在置换后，’b0111的下一个变为’b0000，接下来是’b1000，全部则为17循环。本实施例中，Row地址’b0000是在计数器10循环一次的期间输出两次的更新周期，也即，通过通常周期的1/2更新周期进行更新。
另外，图2中示出了具有两组Fuse数据与比较电路的组合的构成，但Fuse数据与比较电路的组合也可以是一组，这种情况下，省略OR电路13(也可以不省略)。另外，当然也可以具有3组以上的Fuse数据与比较电路的组合。
接下来，对本发明的第2实施例进行说明。图4为说明本发明的第2实施例的构成的图。对照图4，本实施例中，代替图2的Fuse数据与比较电路的组合，由可编程ROM(PROM)18构成。PROM18中，对应被插入的地址记录“1”，其他则记录0。PROM18，输入计数器10所输出的计数值(对应更新地址)作为地址，根据该计数值是否是被插入的地址，输出“1”、“0”的数据。在是被插入的地址的情况下，SR锁存11将hit设为HIGH电平，在到下一个更新时钟refreshClk的上升沿之前的1周期量，将hit保持为HIGH电平。如果PROM18的’b1000的地址中写有“1”数据，本实施例的动作则与图2中所示的相同。通过采用本实施例，不需要上述实施例的比较电路16A、16B，在被插入的地址较多的情况下很有效。
接下来，对本发明的第3实施例进行说明。图5为说明本发明的第3实施例的构成的图。对照图5，本实施例中具有与更新时钟用时钟信号clkA同步的更新计数器10；指定插入地址的可编程的多个Fuse数据17A、17B；输出在更新计数器10的计数值与Fuse数据17A、17B的比较中，最高位(高位1位比较)的比较结果的比较电路16A-1、16B-1；输出此外的比较结果的比较电路16A-2、16B-2；进行比较电路16A-1与比较电路16B-1的输出的或运算并输出第1比较结果的OR电路22A；进行比较电路16A-2与比较电路16B-2的输出的或运算并输出第2比较结果的OR电路22B；在第2比较结果一致而第1比较结果不一致的情况下，给出一致信号的一致判断电路21；将比较结果保持更新时钟的一周期量的1周期保持电路20；进行控制，接收1周期保持电路20的保持结果并停止对更新计数器10的更新时钟信号的供给的电路14；以及将Fuse数据的最高位置换成更新地址的最高位并输出的选择器电路23与选择器电路24。
本实施例与上述第1实施例(参照图2)的不同点在于，在上述第1实施例中，在hit信号激活时，计数器10的输出的最高位被异或逻辑电路15所反转，但本实施例中，通过选择器电路24来转换数据。本实施例的时序动作与上述第1实施例相同，参照图3(A)。
作为4位的计数器10，在将’b0000设为更新周期较短的地址的情况下，Fuse数据设’b0000为插入地址。如果计数值为’b1000，则最高位不一致，且此外的位均一致，一致判断电路21判断为一致，1周期保持电路20的输出hit变为HIGH电平，计数器10停止计数动作，通过选择器电路23选择Fuse数据的最高位“0”，选择器电路24中，被输入1周期保持电路20的输出hit作为选择控制信号，在hit变为HIGH电平的情况下，选择选择器电路23的输出，与更新地址的最高位交换，其结果是’b0000代替’b1000成为更新地址。之后，在下一个循环中，’b1000变为更新地址。另外，本实施例中与上述第1实施例一样，比较电路与Fuse数据的组合既可以是1组，又可以是3组以上。选择器23，输出比较电路与Fuse数据的组合中被一致判断电路21判断为相一致(命中)的Fuse数据的最高位。在比较电路与Fuse数据的组合为1组的情况下，省略选择器23。
另外，上述第1实施例中，在设’b0000为更新周期较短的地址的情况下，在计数器10的1次循环期间输出两次，其更新周期为通常周期的一半，但也可以使其为1/4。
图6为说明本发明的第4实施例的构成的图。对照图6，本实施例中具有与更新时钟用时钟信号clkA同步的更新计数器10；指定插入地址的可编程的多个Fuse数据17A、17B；输出在更新计数器10的计数值与Fuse数据的比较中，最高2位的比较结果的比较电路16A-3、16B-3；输出低N-2位比较结果的比较电路16A-4、16B-4；进行比较电路16A-3与比较电路16B-3的输出的或运算并输出第1比较结果的OR电路22A；进行比较电路16A-4与比较电路16B-4的输出的或运算并输出第2比较结果的OR电路22B；在第2比较结果一致而第1比较结果不一致的情况下，给出一致信号的一致判断电路21；将一致判断电路21的一致判断结果保持更新时钟的一周期量的1周期保持电路20；进行控制，接收1周期保持电路20的保持结果并停止对更新计数器10的更新时钟信号clkA的供给的电路14；以及将Fuse数据的最高2位与更新地址的最高2位交换并输出的选择器电路23’与选择器电路24’。作为4位的计数器10，在’b0000为更新为1/4周期的行地址的情况下，保持1/4周期的行地址信息’b0000作为Fuse数据。
如果计数值变为’b1000、’b1100、’b0100，则信号变为HIGH，计数器10停止，Fuse数据的最高2位“’b00”与更新地址的最高2位交换，其结果是，’b0000代替’b1000、’b1100、’b0100成为更新地址，之后，在下一个循环中，原来的地址’b1000、’b1100、’b0100变为更新地址。
在上述第1实施例中设为1/4周期的情况下，需要设定3个Fuse数据，但本实施例中，具有Fuse只需要设置1个的效果。
同样，图4中所示的具有PROM的构成的实施例中，也能够让数据保持时间较短的Row地址的更新周期，为通常周期的几乎1/4周期。以下对相关构成之本发明的第5实施例进行说明。
图7为说明本发明的第5实施例的构成的图。图8为说明本发明的第5实施例的动作的图。对照图7，本实施例中具有与更新时钟用时钟信号clkA同步的更新计数器10；两位数据的PROM18’；根据PROM18’的两位的数据来判断一致的判断电路21；将该比较结果保持更新时钟的一周期量的电路20；接收该保持结果并停止对更新计数器的更新时钟信号的电路14；将两位的数据保持更新时钟的1周期量的电路25；以及对应于保持数据，让计数器10的高位2位数据反转并输出数据的电路26。电路26例如由对于保持1周期量的电路25的两位输出，与计数器10的高位两位，对相应的位分别进行异或逻辑运算，输出两位的两个异或(EXOR)电路构成。
设PROM18’的两位的数据中，“00”中不插入，“01”中将从高位起第2位反转，“10”中将最高位反转，“11”中将最高2位均反转。
PROM18’读出计数值作为地址，在“01”、“10”、“11”的情况下，在一致判断电路21中判断为相一致，由1周期保持电路20输出HIGH电平的hit信号，产生插入。例如，为了简化说明，设为4位的计数器，在设’b0000是更新较短的地址的情况下，作为PROM18’，在地址’b1000、’b0100、’b1100中，分别保持“10”、“01”、“11”。
如果计数值变为’b1000、’b1100、’b0100，计数器10便停止，各个高位两位按照PROM18’的数据(保持在1周期保持电路25中)进行反转，’b0000代替’b1000、’b1100、’b0100成为更新地址，之后，在下一个循环中，原来的地址’b1000、’b1100、’b0100变为更新地址。
如果将两位变为3位、4位，则还能够扩大为1/N周期(本实施例中，在计数器10循环一次的期间中，同一更新地址输出N次的更新地址的周期，称作通常周期的1/N周期)。
上述4位的行地址(更新地址)中，如果将’b1100、’b0100设为“00”数据，则其更新周期变为通常更新周期的1/2周期，从而能够让1/2周期与1/4周期混合起来。
上述各个实施例中，例示了更新周期比通常周期短的构成，但还能够采用比通常周期长的构成。图9为说明本发明的第6实施例的构成的图。图10为说明本发明的第6实施例的动作的图。本实施例中，混合有通常更新周期的2倍周期，与通常更新周期的1/2周期。
对照图9，本实施例，将更新地址设为N位，具有与更新时钟用时钟信号同步的N+1位的更新计数器10；将计数器10的低N位作为地址的两位数据的PROM18”；将该两位的数据保持更新时钟的1周期量的电路20’；对应于两位中的1位(第1数据)将计数器的最高位反转的电路14；对应于另一位数据(第2数据)与N+1位计数值，输出更新动作停止信号的电路19。电路19例如由AND电路构成。
设更新地址为N位，计数器10为N+1位，将计数器10的低N位作为PROM18”的地址。
PROM18”的单元中所保存的数据具有·表示跳过一次更新的第2数据；
·与上述第2实施例相同，表示是否插入数据的第1数据。
在第2数据为“0”的情况下，不依赖于计数器10的第N+1位，进行更新，在第2数据为“1”的情况下，在计数器10的第N+1位为“1”的情况下，输出更新动作停止信号，不进行更新。
如图10(A)所示，在第2数据为“1”(HIGH)，计数器10的N+1位为“1”的情况下，来自电路19的更新动作停止信号变为HIGH电平，不进行更新。
地址’b0100的更新为两倍周期，地址’b0000的更新为1/2周期。另外，本实施例中，通常更新周期的1/2周期的时序动作，与图3(A)的动作相同。因此，图10(A)中没有显示通常更新周期的1/2周期的更新的时序动作。通常更新周期的倍数的周期的动作，能够与1/2周期的更新周期混合在一起。
如上所述，对于同一个更新起动命令，所更新的单元的数目相同，不会像专利文献1那样增大噪声。另外，不仅仅是1/2周期，还能够采用1/4周期以下者。专利文献1中，如果将更新周期设为1/4，则噪声进一步加倍。另外，与专利文献2相比，不需要为了让最短更新时间的单元也能够保持数据，而产生周期调整过的时钟。
根据本发明，如果插入了N个Row地址，则全体的更新时间扩大N周期量，由于通常的存储器中在64ms中进行4096次更新起动命令，因此实质上的更新周期变为64ms+64ms/40968×N。即使在插入了100个Row地址的情况下，也只是64ms增加到65.5ms，影响很小。
以上对照上述实施例对本发明进行了说明，但本发明当然并不仅限于上述实施例的构成，还包括本领域技术人员所应当得到的各种变形、修正。
权利要求
1.一种半导体存储装置，其特征在于，具有生成存储器阵列的更新地址的机构，该存储器阵列具有在数据保持中需要更新的多个单元；对所述所生成的更新地址，是否与通过使得更新期间可变的行地址进行插入的地址相对应进行判断的机构；以及在所述判断的结果，为所述所生成的更新地址，是通过使得所述更新期间可变的行地址进行插入的地址的情况下，进行控制，插入所述所生成的更新地址，输出使得所述更新期间可变的行地址的机构。
2.如权利要求1所述的半导体存储装置，其特征在于，具有对所述所生成的更新地址，此次是否对应跳过更新的地址进行判断的机构；以及在所述判断结果为，所述所生成的更新地址，是跳过更新的地址的情况下，将所述所生成的更新地址的更新跳过的机构。
3.一种半导体存储装置，其特征在于，具有计数器，其生成存储器阵列的更新地址，该存储器阵列具有在数据保持中需要更新的多个单元；预先存储机构，其将表示所述计数器的输出，是否与通过使得更新期间可变的行地址进行插入的地址相对应的信息，预先与计数值关联保存起来；以及在所述计数器的输出，对应通过使得所述更新期间可变的行地址进行插入的地址的情况下，进行控制，插入所述计数器的输出，将使得所述更新期间可变的行地址，作为所述存储器阵列的更新地址使用的机构。
4.如权利要求3所述的半导体存储装置，其特征在于，使得所述更新期间可变的行地址，在所述计数器循环一次的期间内，输出多次。
5.如权利要求4所述的半导体存储装置，其特征在于，使得所述更新期间可变的行地址，至少包括在所述计数器循环一次的期间内输出M次(且M为2以上的整数)的地址，以及输出N次(且N为与M不同的2以上的整数)的地址。
6.如权利要求3所述的半导体存储装置，其特征在于，使得所述更新期间可变的行地址，包括在所述计数器循环多次的期间内输出1次的地址。
7.如权利要求3所述的半导体存储装置，其特征在于，所述计数器根据更新命令的发出，或更新计时器的超时时所输出的触发信号，进行计数动作。
8.如权利要求3所述的半导体存储装置，其特征在于，在插入所述计数器的输出，将使得所述更新期间可变的行地址作为更新地址输出了的循环的下一个循环中，将所述计数器的输出作为更新地址输出。
9.如权利要求3所述的半导体存储装置，其特征在于，至少具有1组由存储装置和比较电路所构成的组，所述存储装置保存有通过使得更新期间可变的行地址所插入的计数值，所述比较电路对所述存储装置中所保存的计数值，与所述计数器的输出进行比较，具有保持电路，其在输出了来自所述比较电路的一致信号时，激活位信号，在下一个时钟循环，将位信号非激活；输入所述保持电路的输出与更新时钟信号，进行控制，在所述位信号被激活时，不将所述更新时钟信号传输给所述计数器，停止所述计数器的计数动作，在所述位信号处于非激活状态时，将所述更新时钟信号传输给所述计数器的电路；以及在所述位信号处于激活状态时，变更所述计数器的计数输出的至少一部分，生成使得所述更新期间可变的行地址的电路。
10.如权利要求9所述的半导体存储装置，其特征在于，具有多组所述存储装置与所述比较电路的组，具有根据多个比较电路的输出的逻辑和，生成一致信号，提供给所述保持电路的电路。
11.如权利要求3所述的半导体存储装置，其特征在于，具有保存使得更新期间可变的行地址的存储装置；以及对所述存储装置中所保存的行地址，与所述计数器的输出进行比较的比较电路，所述比较电路具有将所述计数器的输出的给定的高位，与所述存储装置的计数值的给定的高位进行比较的第1比较电路；以及将所述计数器的输出的低位，与使得所述更新期间可变的行地址的低位进行比较的第2比较电路，具有一致判断电路，其在所述第1比较电路显示出不一致，所述第2比较电路的比较结果显示出一致时，判断为一致；保持电路，其接收所述一致判断电路中的一致判断结果，激活位信号，在下一个时钟循环，将位信号非激活；输入所述保持电路的输出与更新时钟信号，进行控制，在所述位信号被激活时，不将所述更新时钟信号传输给所述计数器，停止所述计数器的计数动作，在所述位信号处于非激活状态时，将所述更新时钟信号传输给所述计数器的电路；以及在所述位信号处于激活状态时，变更所述计数器的计数输出的至少一部分，生成使得所述更新期间可变的行地址的电路。
12.如权利要求11所述的半导体存储装置，其特征在于，所述生成使得更新期间可变的行地址的电路，具有选择器电路，其输入所述位信号作为选择控制信号，在所述位信号处于非激活状态时，输出所述计数器的高位，在所述位信号处于激活状态时，保存在所述存储装置中，输出判断为一致的使得所述更新期间可变的行地址的给定高位。
13.如权利要求11所述的半导体存储装置，其特征在于，具有多组，由具有所述第1比较电路与第2比较电路的所述比较电路，与所述存储装置构成的组，具有根据多个所述第1比较电路的输出的逻辑和，生成第1比较结果信号，提供给所述保持电路的电路；以及根据多个所述第2比较电路的输出的逻辑和，生成第2比较结果信号，提供给所述保持电路的电路，所述一致判断电路，在所述第1比较结果信号显示出不一致，所述第2比较结果信号显示出一致时，判断为一致。
14.如权利要求11或12所述的半导体存储装置，其特征在于，所述高位是最高位，所述低位是除了最高位之外剩下的位。
15.如权利要求11所述的半导体存储装置，其特征在于，所述高位是从最高位开始的给定位数的高位，所述低位是除了所述高位之外剩下的位。
16.如权利要求3所述的半导体存储装置，其特征在于，具有存储装置，将所述计数器的输出作为地址输入，在通过所述地址所访问的单元中，存储有所述计数器的输出是否是应当通过使得所述更新期间可变的行地址进行插入的信息，或者，是否将所述计数器的输出作为更新地址原样输出的信息，具有保持电路，其在来自所述存储装置的输出，表示是应当通过使得所述更新期间可变的行地址进行插入的情况下，激活位信号，在下一个时钟循环将所述位信号非激活；输入所述保持电路的输出与更新时钟信号，进行控制，在所述位信号被激活时，不将所述更新时钟信号传输给所述计数器，停止所述计数器的计数动作，在所述位信号处于非激活状态时，将所述更新时钟信号传输给所述计数器的电路；以及在所述位信号处于激活状态时，变更所述计数器的计数输出的至少一部分，生成使得所述更新期间可变的行地址的电路。
17.如权利要求3所述的半导体存储装置，其特征在于，具有存储装置，将所述计数器的输出作为地址输入，在通过所述地址所访问的单元中，是否将所述计数器的输出作为更新地址原样输出，或者，是否应当通过使得所述更新期间可变的行地址进行置换，在进行置换的情况下，存储用来置换的位操作信息；具有一致判断电路，其根据来自所述存储装置的输出，在表示是通过使得所述更新期间可变的行地址进行置换的情况下，输出一致信号；保持电路，其在所述一致判断电路中判断为一致时，激活位信号，在下一个时钟循环，将所述位信号非激活；输入所述保持电路的输出与更新时钟信号，进行控制，在所述位信号被激活时，不将所述更新时钟信号传输给所述计数器，停止所述计数器的计数动作，在所述位信号处于非激活状态时，将所述更新时钟信号传输给所述计数器的电路；以及根据从所述存储装置所输出的所述位操作信息，对所述计数器的计数输出的至少一部分进行位操作并进行变更，生成使得所述更新期间可变的行地址的电路。
18.如权利要求3所述的半导体存储装置，其特征在于，具有存储装置，将所述计数器的输出作为地址输入，在通过所述地址所访问的单元中，存储有所述计数器的输出是否是应当通过使得所述更新期间可变的行地址进行置换的第1信息，以及是否跳过将所述计数器的输出作为更新地址的更新的第2信息；具有保持电路，其根据来自所述存储装置的第1以及第2信息，激活位信号，在下一个时钟循环，将所述位信号非激活；输入所述保持电路的输出与更新时钟信号，进行控制，在所述位信号被激活时，不将所述更新时钟信号传输给所述计数器，停止所述计数器的计数动作，在所述位信号处于非激活状态时，将所述更新时钟信号传输给所述计数器；以及根据来自所述存储装置的所述第2信息与所述计数器的计数输出的给定位信号，输出让更新动作停止的控制信号的电路；以及在所述位信号处于激活状态时，变更所述计数器的计数输出的至少一部分，生成使得所述更新期间可变的行地址的电路。
19.如权利要求18所述的半导体存储装置，其特征在于，所述计数器的输出的位长，比更新地址的位长至少大1位。
20.如权利要求3所述的半导体存储装置，其特征在于，所述控制机构，进行控制，以使将通过使得更新周期可变的行地址进行插入的计数器输出作为更新地址的更新，在使得更新周期可变的行地址作为更新地址的更新的下一循环中进行。
全文摘要
本发明提供一种能够抑制读出时的噪声增大，适当进行数据保持时间不同的存储器单元的更新的装置。具有计数器(10)、保存被使得更新期间可变的行地址所插入的计数值的存储部(17A、17B)、以及计数器的输出与存储部的内容是否一致进行比较的比较电路(16A、16B)；包括在输出了来自上述比较电路的一致信号时，激活位信号，在下一个时钟循环，将位信号非激活的保持电路(11)；进行控制，在位信号被激活时，不将更新时钟信号传输给计数器，在位信号处于非激活状态时，将更新时钟信号传输给计数器的电路(14)；以及在位信号处于激活状态时，通过变更计数器的计数输出的一部分而使得更新期间可变的行地址进行置换，并作为更新地址输出的电路(15)。
文档编号G11C11/4076GK1832033SQ200610059788
公开日2006年9月13日 申请日期2006年3月7日 优先权日2005年3月7日
发明者石川透 申请人:尔必达存储器股份有限公司