专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，尤其涉及可改写的非易失性半导体存储装置。
背景技术：
在现有的非易失性半导体存储装置中，已知有如图10～12所示的非易失性半导体存储装置(参照专利文献1；现有例1)。现有例1所涉及的非易失性半导体存储装置在存储单元阵列中具有第一扩散区域107、选择栅103、第二扩散区域(图10的121)、浮置栅106、和控制栅111(参照图10、11)。
第一扩散区域107沿一个方向延伸且相互分离地并列设置于基板101表面。第一扩散区域107被用作局部位线(LB)。选择栅103(SG)隔着绝缘膜102而配设于相邻的第一扩散区域107之间的区域的基板101上，沿第一扩散区域107的延伸方向而延伸。第二扩散区域(图10的121)配设于单元(cell)区域外的选择栅103下的基板101表面，在单元区域外的两外侧，沿与选择栅103交叉的方向延伸。第二扩散区域(图10的121)被用作公共源极(CS)。浮置栅106(FG)是存储节点，隔着绝缘膜102而配设于第一扩散区域107与选择栅103之间的区域，从与平面垂直的方向观察则配置为岛状。控制栅111(CG)隔着绝缘膜108而配设于浮置栅106和选择栅103上，且相互分离地并列设置，沿与选择栅103交叉的方向延伸。控制栅111被用作字线。
由位于选择栅103的两侧的第一扩散区域107中的一方的第一扩散区域107、浮置栅106、控制栅111、选择栅103构成第一单位单元，由位于选择栅103的两侧的第一扩散区域107中的另一方的第一扩散区域107、浮置栅106、控制栅111、选择栅103构成第二单位单元。第一扩散区域107在多个相邻单位单元中被共用。在该非易失性半导体存储装置中，通过对选择栅103施加正电压，在单元区域内的选择栅103下的基板101表面形成反转层120。
施加到第一扩散区域107、选择栅103、第二扩散区域121、控制栅111、基板101(阱101a)的电压，由半导体存储装置中的周边电路的一部分即驱动电路122控制。
选择栅103在一个擦除块123内具有一对SG0和SG1(参照图12)。从相对于平面的法线方向观察，SG0和SG1分别形成为梳状，SG0的梳齿部分在SG1的梳齿间隙相隔规定的间隔而配置。SG0和SG1与擦除块123内的全部单位单元电连接。在此，擦除块123由多个单位单元构成，是由进行擦除动作的同时从浮置栅106吸引电子的所有单位单元构成的块(对擦除动作在后面描述)。这样的擦除块123在一个半导体存储装置中存在多个。
下面，参照附图，对现有例1的非易失性半导体存储装置的动作进行说明。图13是用于说明现有例1的半导体存储装置的读出动作的示意图。图14是用于说明现有例1的半导体存储装置的写入动作的示意图。图15是用于说明现有例1的半导体存储装置的第一擦除动作的示意图。图16是用于说明现有例1的半导体存储装置的第二擦除动作的示意图。
参照图13，在读出动作中，在浮置栅106中未积累电子的状态(擦除状态；阈值电压低)下，通过对控制栅111、选择栅103、第2扩散区域(图10的121)施加正电压，电子e从第1扩散区域107穿过浮置栅106正下方的沟道，并穿过形成于选择栅103下的反转层120，移动到第2扩散区域(图10的121)。另一方面，在浮置栅106中积累了电子的状态(写入状态；阈值电压高)下，即使对控制栅111、选择栅103、第2扩散区域(图10的121)施加正电压，由于浮置栅106下没有沟道，故电子e也不流动(未图示)。通过以电子e是否流动来判断数据(0/1)，从而进行读出。
参照图14，在写入动作中，对控制栅111、第一扩散区域107施加正的高电压，对第二扩散区域(图10的121)施加使得选择栅103的存储单元中流动几nA～几μA的电流程度的正的低电压，从而电子e从第二扩散区域(图10的121)穿过形成于选择栅103下的反转层120，流动到第一扩散区域107。此时，由于一部分电子e通过选择栅103与浮置栅106的边界的电场而具有高能量，因此通过浮置栅106下的绝缘膜105(隧道氧化膜)而被注入到浮置栅106。
参照图15，在第一擦除动作中，对控制栅111施加负的高电压，对基板101(阱101a)施加正的高电压。例如，对控制栅111施加电压Vcg＝-9V，对基板101(阱101a)施加电压Vsub＝9V，使第1扩散区域107、选择栅103以及第2扩散区域(图10的121)为开路(open)。由此，电子e从浮置栅106被吸引到基板101(阱101a)。
参照图16，在第二擦除动作中，对控制栅111施加负的高电压，对选择栅103施加正的高电压。例如，对控制栅111施加电压Vcg＝-9V，对选择栅103施加电压Vsg＝3V，使第1扩散区域107、基板101(阱101a)以及第2扩散区域(图10的121)为开路(open)。由此，电子e从浮置栅106被吸引到选择栅103。
另外，擦除动作在擦除块(图12的123)内一并进行(参照图17(B))，对阈值电压Vt低于擦除下限值的位进行写回(写入)动作(参照图17(C))。
专利文献1特开2005-51227号公报但是，若随着存储单元的微细化而存储单元的特性的偏差增大，则进行一并擦除时的阈值电压Vt的偏差增大，有可能无法确保足够的动作容限(写入状态(参照图17(A))和擦除状态(参照图17(C))的阈值电压Vt的差)。若为了确保足够的动作容限而降低擦除电平，则擦除块内的多数的任意的存储单元将处于耗尽(depression)状态(阈值电压Vt在0V以下(L’)；参照图17(B))，无法进行选择写回动作，有可能不能进行动作。
发明内容
本发明的主要课题是即使存储单元被微细化也能确保足够的动作容限。
在本发明的第一观点中，半导体存储装置具备第一选择栅，其配设于基板上的第一区域；第一存储节点，其配设于与所述第一区域邻接的第二区域；局部位线，其配设于与所述第二区域邻接的第三区域；第二存储节点，其配设于与所述第三区域邻接的第四区域；第二选择栅，其配设于所述基板上与所述第四区域邻接的第五区域；控制栅，其配设于所述第一存储节点和所述第二存储节点上；和驱动电路，其对施加到所述基板、所述第一选择栅、所述局部位线、所述第二选择栅、和所述控制栅的电压进行控制，所述驱动电路在改写动作时，对所述控制栅施加负电压，对所述第二选择栅施加正电压，对所述第一选择栅施加比所述第二选择栅的电压低的电压，对所述局部位线施加正电压，由此进行通过FN隧道效应而将电子从所述第一存储节点选择性吸引到所述局部位线的第一控制。
在本发明的第二观点中，其特征在于，所述驱动电路在所述第一控制之后，对所述控制栅施加负电压，对所述第一选择栅施加正电压，对所述第二选择栅施加比所述第一选择栅的电压低的电压，对所述局部位线施加正电压，由此进行通过FN隧道效应而将电子从所述第二存储节点选择性吸引到所述局部位线的第二控制。
在本发明的第三观点中，其特征在于，所述驱动电路在所述第二控制之后，通过控制多个所述电压，进行对所述第一存储节点或所述第二存储节点选择性注入电子的第三控制。
在本发明的第四观点中，其特征在于，所述驱动电路在所述第一控制之后，通过控制所述电压，进行对所述第二存储节点选择性注入电子的第四控制。
在本发明的第五观点中，其特征在于，所述驱动电路在所述第一控制时，将电压分成两次以上的脉冲进行施加，对所述第一存储节点进行检验，使其与所希望的阈值电压一致。
在本发明的第六观点中，其特征在于，所述驱动电路在所述第二控制时，将电压分成两次以上的脉冲进行施加，对所述第二存储节点进行检验，使其与所希望的阈值电压一致。
(发明效果)根据本发明(技术方案1～6)，在写入、擦除双方中，可按每位调整阈值电压，从而可抑制伴随存储单元微细化的偏差。
图1是示意性表示本发明实施方式1的半导体存储装置的构成的局部俯视图；图2是示意性表示本发明实施方式1的半导体存储装置的构成的图1的X-X’之间的局部剖面图；图3是用于说明本发明实施方式1的半导体存储装置从初始状态到L、H’状态的动作的示意图；图4是用于说明本发明实施方式1的半导体存储装置从L、H’状态到L、L状态的动作的示意图；图5是用于说明本发明实施方式1的半导体存储装置从L、L状态到L、H状态的动作的示意图；图6是用于说明本发明实施方式1的半导体存储装置从L、H’状态到L、H状态的动作的示意图；图7是用于说明本发明实施方式1的半导体存储装置的检验动作的示意图；图8是示意性表示本发明实施方式1的半导体存储装置的改写动作时的阈值电压的随时间变化的曲线图；图9是表示本发明实施方式1的半导体存储装置的存储单元中的阈值电压分布的示意图，(A)是H状态，(B)是L状态，(C)是H’状态；图10是示意性表示现有例1的半导体存储装置的构成的局部俯视图；图11是示意性表示现有例1的半导体存储装置的构成的图10的Y-Y’间的局部截面图；图12是示意性表示现有例1的半导体存储装置的擦除块中的选择栅的构成的局部俯视图；图13是用于说明现有例1的半导体存储装置的读出动作的示意图；图14是用于说明现有例1的半导体存储装置的写入动作的示意图；图15是用于说明现有例1的半导体存储装置的第一擦除动作的示意图；图16是用于说明现有例1的半导体存储装置的第二擦除动作的示意图；
图17是表示现有例1的半导体存储装置的存储单元中的阈值电压分布的示意图，(A)是H状态，(B)是耗尽状态，(C)是L状态。
图中1、101-基板，1a、101a-阱，2、102-绝缘膜，3、103-选择栅，4、104-绝缘膜，5、105-绝缘膜，6、106-浮置栅(存储节点)，7、107-第一扩散区域(局部位线)，8、108-绝缘膜，9、109-绝缘膜，11、111-控制栅(字线)，20、120-反转层，21、121-第二扩散区域，22、122-驱动电路，23、123-擦除块。
具体实施例方式
(实施方式1)参照附图，对本发明实施方式1的半导体存储装置进行说明。图1是示意性表示本发明实施方式1的半导体存储装置的构成的局部俯视图。图2是示意性表示本发明实施方式1的半导体存储装置的构成的图1的X-X’之间的局部剖面图。
实施方式1的半导体存储装置是平均每单元存储两位信息的非易失性半导体存储装置。半导体存储装置具有基板1、绝缘膜2、选择栅3、绝缘膜4、绝缘膜5、浮置栅6、第一扩散区域7、绝缘膜8、绝缘膜9、控制栅111、和第二扩散区域(图1的21)。半导体存储装置中的一个单位单元，如图2中单点划线所示，由一个第一扩散区域7、一个浮置栅6、控制栅11、和选择栅3构成。半导体存储装置中的两位单元构成为将一个选择栅3作为公共选择栅而使两个单位单元线对称地配置。即，在图2中，两位单元的另一方单位单元由一个第一扩散区域7、一个浮置栅6、控制栅11、和选择栅3构成。
基板1是P型硅基板。基板1在选择栅3和浮置栅6下具有阱1a。阱1a是p-型扩散区域。阱1a也称作公共源极扩散区域。
在基板1中，构成连接第一扩散区域7和第二扩散区域21的通路的沟道，作为从上方观察基板1时的形状，具有沿着与选择栅3的平面形状相关联而规定的一个方向从一个第二扩散区域21侧延伸的第一路径L，从一个第二扩散区域21侧延伸的第一路径L的端部弯曲，具有沿着相对于第一方向而构成规定角度(例如，直角)的第二方向延伸至第一扩散区域7侧的第二路径S。在对选择栅3施加了正电压时，第一路径L中的单元区域内的选择栅3下的沟道变为反转层20。在第二路径S中，浮置栅6下也作为沟道区域而使用。同样，构成连接第一扩散区域7和第二扩散区域21的通路的沟道区域，作为从上方观察基板1时的形状，具有沿着选择栅3的长度方向从一个第二扩散区域21侧延伸的第一路径，第一路径的端部弯曲，具有沿着相对于第一方向而构成规定角度(直角)的第二方向延伸且延伸至第一扩散区域7侧的第二路径。
绝缘膜2设置于选择栅3和基板1之间。对绝缘膜2例如可使用硅氧化膜。绝缘膜2也称作选择栅绝缘膜。
选择栅3是设置在绝缘膜2上的导电膜。对选择栅3例如可使用多晶硅。选择栅3与现有例1(参照图12)同样，在一个擦除块123内具有一对SG0和SG1。从相对于平面的法线方向观察，SG0和SG1分别形成为梳状，SG0的梳齿部分在SG1的梳齿间隙相隔规定的间隔而配置，SG1的梳齿部分在SG0的梳齿间隙相隔规定的间隔而配置。SG0和SG1与擦除块123内的全部单位单元电连接。另外，从相对于平面的法线方向观察，选择栅3若采用在第一扩散区域7的两边配置的各选择栅可控制在不同的施加电压的构成，则在一个擦除块123内也可分割为三个以上。
绝缘膜4设置于选择栅3上(参照图2)。对绝缘膜4例如可使用硅氧化膜、硅氮化膜。
绝缘膜5设置于绝缘膜4的侧壁、选择栅3的侧壁、绝缘膜2的侧壁、基板1上、与浮置栅6之间。对绝缘膜5例如可使用硅氧化膜(参照图2)。绝缘膜5也称作隧道(tunnel)氧化膜。
浮置栅6是存储节点，隔着绝缘膜5设置于由选择栅3和绝缘膜4的层叠体构成的选择栅构造的两侧(参照图2)。对浮置栅6例如可使用多晶硅。浮置栅6若观察截面则形成为侧壁(side wall)状(参照图2)，若从俯视方向观察则配设为岛状(参照图1)。另外，也可取代浮置栅6采用陷阱(trap)型的存储节点。
第一扩散区域7是设置于基板1的规定区域(相邻的浮置栅6之间)的n+型扩散区域，沿着选择栅3(的梳齿部分)延伸的方向配置(参照图1、2)。第一扩散区域7与选择栅3的关系，在写入时成为单元晶体管的漏极区域，在读出时成为源极区域。第一扩散区域7也称作局部位线。
绝缘膜8是配设于浮置栅6和控制栅11之间的绝缘膜(参照图2)。对绝缘膜例如可使用由具有高绝缘性、相对介电常数高、适宜薄膜化的硅氧化膜8a、硅氮化膜8b、硅氧化膜8c构成的ONO膜。
绝缘膜9是配设于绝缘膜8和第一扩散区域7之间的绝缘膜(参照图2)。对绝缘膜9例如可使用基于热氧化的硅氧化膜(热氧化膜)、或由CVD法形成的硅氧化膜。
控制栅11沿着与选择栅3的长度方向垂直的方向延伸，与选择栅3立体交叉(参照图1)。控制栅11在与选择栅3的交叉部分，与设置在选择栅3的上层的绝缘膜8的上面抵接(参照图2)。控制栅11隔着绝缘膜5、浮置栅6和绝缘膜8而设置于由选择栅3和绝缘膜4的层叠体构成的选择栅构造的两侧(参照图2)。控制栅11由导电膜构成，例如可使用多晶硅。在控制栅11的表面设置高熔点金属硅化物(未图示)，也可采用低电阻化的构成。控制栅11成为字线。
第二扩散区域21是n+型扩散区域，成为单元晶体管的源极/漏极区域(参照图1)。第二扩散区域21在单元区域外沿着与选择栅3的长度方向垂直的方向延伸，与选择栅3立体交叉。第二扩散区域21在与选择栅3的交叉部分，形成于在选择栅3的下层设置的绝缘膜2正下的基板1表层(未图示)。
驱动电路22是周边电路的一部分，控制施加到第一扩散区域7、选择栅3、控制栅11、基板1(阱1a)、第二扩散区域21的电压，并且进行存储单元的阈值电压的检验。驱动电路22的电压控制至少在改写动作中与现有例1的非易失性半导体存储装置的驱动电路的电压控制不同。在驱动电路22中包括读出放大器(sense amplifier)、参考单元、译码器等。另外，对于驱动电路22的改写动作中的电压控制、检验将在后面描述。
另外，除驱动电路22以外，实施方式1的半导体存储装置采用与现有例1的非易失性半导体存储装置同样的构成。而且，从阱1a的形成到控制栅11的形成，实施方式1的半导体存储装置可通过与现有例1的非易失性半导体存储装置的制造方法同样的制造方法制造。
下面，参照附图，对实施方式1的半导体存储装置的动作进行说明。图3是用于说明本发明实施方式1的半导体存储装置从初始状态到L、H’状态的动作的示意图。图4是用于说明本发明实施方式1的半导体存储装置从L、H’状态到L、L状态的动作的示意图。图5是用于说明本发明实施方式1的半导体存储装置从L、L状态到L、H状态的动作的示意图。图6是用于说明本发明实施方式1的半导体存储装置从L、H’状态到L、H状态的动作的示意图。图7是用于说明本发明实施方式1的半导体存储装置的检验动作的示意图。在此，“L”表示低阈值电压状态的单元，“H”表示高阈值电压状态的单元，“H’”表示以高阈值电压状态为准的状态的单元。而且，初始状态只要各单元的阈值电压状态不是在低阈值电压的下限以下(例如耗尽状态)，也为高阈值电压状态或低阈值电压状态均可。
(初始～L、H’～L、L～L、H)对从初始状态到L、H状态的改写动作进行说明。在此，以初始状态为H、H状态的情况为例进行说明。例如，在控制栅11(CGn)被选择、将FG3改写为L且将FG4改写为H的情况下，进行如下的动作。
首先，参照图3，对CGn施加负电压(例如，VCGn＝-9V)、对FG4侧的SG0施加正电压(例如，VSG0＝2V)、对FG3侧的SG1施加比VSG0低的电压VSG1(例如，VSG1＝0V)、对FG3与FG4之间的第一扩散区域7(LB2)施加正电压(例如，VLB2＝3～5V)，从而通过FN隧道效应(Fowler-Nordheim tunneling；ファゥラ一·ノルドハィムトンネリング)而将电子e从FG3吸引到LB2，将FG3设定为低阈值电压状态(L；参照图9(B))。此时，FG3和FG4的阈值电压的随时间的变化如图8所示，通过FG4侧的SG0的正电压，可减少FG4的电子e的吸引，因此可选择性地对位进行控制。而且，此时的FG4的阈值电压状态达到次高阈值电压状态(H’；参照图9(C))。
另外，在该动作中，非选择的控制栅11(CG1、CG2等)为0V，非选择的第一扩散区域7(LB1、LB3等)为0V，基板1(阱1a)开路(open)。而且，电压施加分为两次以上的脉冲(例如，1ms)进行施加，对FG3进行检验，使其与所希望的低阈值电压一致。脉冲的施加与检验交替进行。在检验中，参照图7，对被选择的控制栅11(CGn)施加5V(非选择的控制栅11(CG1、CG2等为0V))，对SG1施加5V(SG0为0V)，第二扩散区域(图1的21；CS)施加14V，对第一扩散区域7施加(LB1、LB2、LB3等)0V，通过与第一扩散区域7等(LB1、LB2、LB3等)连接的驱动电路(图1的22)内的读出放大器(未图示)，对FG3的阈值电压状态、驱动电路(图1的22)内的参考单元(未图示)进行比较，通过在FG3下是否流动电子e来判定FG3的阈值电压是否已达到目标电压。在FG3下有电子e流动的阶段，判定为FG3的阈值电压已达到目标电压，从而脉冲的施加结束。通过该动作，对FG3可较窄地设定低阈值电压分布(参照图9(B))。而且，即使存储单元的特性存在偏差，也能与所希望的低阈值电压状态一致。
然后，参照图4，使SG0和SG1的施加电压相反，通过同样的方法对FG4设定所希望的低阈值电压。即，对CGn施加负电压(例如，VCGn＝-9V)、对FG3侧的SG1施加正电压(例如，VSG1＝2V)、对FG4侧的SG0施加比VSG1低的电压VSG0(例如，VSG0＝0V)、对FG3与FG4之间的第一扩散区域7(LB2)施加正电压(例如，VLB2＝3～5V)，从而通过FN隧道效应而将电子e从FG4吸引到LB2，将FG4设定为低阈值电压状态(L；参照图9(B))。此时，由于FG3本来处于低阈值电压状态，且实际上电场低不会产生FN隧道效应，因此对于FG3而言，阈值电压不变动。
另外，在该动作中，非选择的控制栅11(CG1、CG2等)为0V，非选择的第一扩散区域7(LB1、LB3等)为0V，基板1(阱1a)开路。而且，电压施加分为两次以上的脉冲(例如，1ms)进行施加，对FG4进行检验，使其与所希望的低阈值电压一致。通过该动作，对FG4可较窄地设定低阈值电压分布(参照图9(B))。另外，在将FG3改写为L且将FG4改写为L的情况下，以该动作作为结束。
最后，参照图5，对应该为高阈值电压状态H的FG4进行选择性电子注入，使其处于高阈值电压状态。例如，对CGn施加正电压(例如，VCGn＝9V)、对FG3侧的SG1施加VSG1＝0V、对FG4侧的SG0施加正电压(例如，VSG0＝1V)、对第一扩散区域7(LB2)施加正电压(例如，VLB2＝5V)、对第一扩散区域7(LB1、LB3等)施加0V，从而电子e从第一扩散区域7(LB3)穿过选择栅3(SG0)下的沟道，流动到第一扩散区域7(LB2)。此时，由于一部分电子e通过选择栅3(SG0)与浮置栅6(FG4)的边界的电场而具有高能量，因此通过浮置栅6(FG4)下的绝缘膜5(隧道氧化膜)而被注入到浮置栅6(FG4)。由此，将控制栅11(CGn)下的FG3改写为L且将FG4改写为H的动作完成。
另外，该动作中的电压施加分为两次以上的脉冲(例如，1ms)进行施加，对FG4进行检验，使其与所希望的高阈值电压一致。
(初始～L、H’～L、H)对从初始状态到L、H状态的改写动作进行说明。在此，以初始状态为H、H状态的情况为例进行说明。例如，在控制栅11(CGn)被选择、将FG3改写为L且将FG4改写为H的情况下，进行如下的动作。
首先，参照图3，对CGn施加负电压(例如，VCGn＝-9V)、对FG4侧的SG0施加正电压(例如，VSG0＝2V)、对FG3侧的SG1施加比VSG0低的电压VSG1(例如，VSG1＝0V)、对FG3与FG4之间的第一扩散区域7(LB2)施加正电压(例如，VLB2＝3～5V)，从而通过FN隧道效应而将电子e从FG3吸引到LB2，将FG3设定为低阈值电压状态(L；参照图9(B))。此时，FG3和FG4的阈值电压状态的变化如图8所示，通过FG4侧的SG0的正电压，可减少FG4的电子e的吸引，因此可选择性地对位进行控制。而且，此时的FG4的阈值电压状态达到次高阈值电压状态(H’；参照图9(C))。
另外，在该动作中，非选择的控制栅11(CG1、CG2等)为0V，非选择的第一扩散区域7(LB1、LB3等)为0V，基板1(阱1a)为开路。而且，电压施加分为两次以上的脉冲(例如，1ms)进行施加，对FG3进行检验，使其与所希望的(低)阈值电压一致。
最后，参照图6，对应当为高阈值电压状态H的FG4进行选择性电子注入，使其处于高阈值电压状态。例如，对CGn施加正电压(例如，VCGn＝9V)、对FG3侧的SG1施加VSG1＝0V、对FG4侧的SG0施加正电压(例如，VSG0＝1V)、对第一扩散区域7(LB2)施加正电压(例如，VLB2＝5V)、对其他第一扩散区域7(LB1、LB3等)施加0V，从而电子e从第一扩散区域7(LB3)穿过选择栅3(SG0)下的沟道，流动到第一扩散区域7(LB2)。此时，由于一部分电子e通过选择栅3(SG0)与浮置栅6(FG4)的边界的电场而具有高能量，因此通过浮置栅6(FG4)下的绝缘膜5(隧道氧化膜)而被注入到浮置栅6(FG4)。由此，将控制栅11(CGn)下的FG3改写为L且将FG4改写为H的动作完成。
另外，在实施方式1中，将低阈值电压状态和高阈值电压状态的任一个定义为写入状态、擦除状态均可。
根据实施方式1的改写动作，使得设定在低阈值电压状态的存储单元的低阈值电压分布变窄，可确保动作容限提高可靠性。这是由于存储单元的低阈值电压状态的设定可按每位进行。
权利要求
1.一种半导体存储装置，其中具备第一选择栅，其配设于基板上的第一区域；第一存储节点，其配设于与所述第一区域邻接的第二区域；局部位线，其配设于与所述第二区域邻接的第三区域；第二存储节点，其配设于与所述第三区域邻接的第四区域；第二选择栅，其配设于所述基板上与所述第四区域邻接的第五区域；控制栅，其配设于所述第一存储节点和所述第二存储节点上；和驱动电路，其对施加到所述基板、所述第一选择栅、所述局部位线、所述第二选择栅、和所述控制栅的电压进行控制，所述驱动电路在改写动作时，对所述控制栅施加负电压，对所述第二选择栅施加正电压，对所述第一选择栅施加比所述第二选择栅的电压低的电压，对所述局部位线施加正电压，由此进行通过FN隧道效应而将电子从所述第一存储节点选择性吸引到所述局部位线的第一控制。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述驱动电路在所述第一控制之后，对所述控制栅施加负电压，对所述第一选择栅施加正电压，对所述第二选择栅施加比所述第一选择栅的电压低的电压，对所述局部位线施加正电压，由此进行通过FN隧道效应而将电子从所述第二存储节点选择性吸引到所述局部位线的第二控制。
3.根据权利要求2所述的半导体存储装置，其特征在于，所述驱动电路在所述第二控制之后，通过控制多个所述电压，进行对所述第一存储节点或所述第二存储节点选择性注入电子的第三控制。
4.根据权利要求1所述的半导体存储装置，其特征在于，所述驱动电路在所述第一控制之后，通过控制所述电压，进行对所述第二存储节点选择性注入电子的第四控制。
5.根据权利要求1所述的半导体存储装置，其特征在于，所述驱动电路在所述第一控制时，将电压分成两次以上的脉冲进行施加，对所述第一存储节点进行检验，使其与所希望的阈值电压一致。
6.根据权利要求2所述的半导体存储装置，其特征在于，所述驱动电路在所述第二控制时，将电压分成两次以上的脉冲进行施加，对所述第二存储节点进行检验，使其与所希望的阈值电压一致。
全文摘要
一种半导体存储装置，具备驱动电路(22)，其对施加到基板(1)、选择栅(SG0、SG1)、局部位线(LB2)、和控制栅(CGn)的电压进行控制。驱动电路(22)在改写动作时，对控制栅(CGn)施加负电压，对选择栅(SG0)施加正电压，对选择栅(SG1)施加比选择栅(SG0)的电压低的电压，对局部位线(LB2)施加正电压，由此进行通过FN隧道效应而将电子从浮置栅(FG3)选择性吸引到局部位线(LB2)的控制。由此，即使存储单元被微细化，也能确保足够的动作容限。
文档编号G11C16/02GK101017827SQ200710006228
公开日2007年8月15日 申请日期2007年2月7日 优先权日2006年2月9日
发明者金森宏治 申请人:恩益禧电子股份有限公司