专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，特别涉及具有内装自测(Built-In SelfTest，下面称为“BIST”)电路的半导体存储装置。
背景技术：
在作为半导体存储装置之一的NAND(快闪存储器)闪存中，根据产品以含有512字节或者2k字节的页为单位进行写入和读出动作。因为可以以页为单位进行动作，所以在各条位线上各自连接1个的读出放大器兼做暂时保持从存储单元读出的数据的数据寄存器(例如，参照专利2647321号公报)。
在NAND闪存中，内置有按照在产品内部决定的顺序自动地检测存储单元的不良的BIST电路。在BIST顺序中按照顺序自动地进行位线泄露测试、位线开路测试、数据删除、全“0”数据写入及读出，以及全“1”数据写入及读出的测试(BIST)，以检测存储单元阵列部的不良。
在全“0”数据写入及读出和全“1”数据写入及读出的测试中，在把全“0”或者全“1”的测试模式写入到存储单元后，以页为单位把数据读出到读出放大器，在数据不全部一致时检测为读出不良。
但是，在以往的BIST中，只能用期待值全部是“0”或者全部是“1”的测试模式检测不良。因此，不良的检测效率低。
发明内容
根据本发明的一个方式，提供一种半导体存储装置，具备具有多个存储单元的存储单元阵列；把包含“0”和“1”的测试模式数据按照每页写入上述多个存储单元对上述多个存储单元进行测试的BIST电路；保持从上述多个存储单元中按照每页读出的多个数据的读出放大器；一并检测保持在上述读出放大器中的上述多个数据，把检测结果输出到上述BIST电路的检测电路。
图1是表示本发明的第1实施方式的半导体存储装置(NAND闪存)的一例的方框图。
图2是表示本发明的第1实施方式的半导体存储装置的存储单元阵列的一例的电路图。
图3是表示本发明的第1实施方式的半导体存储装置的BIST电路的一例的方框图。
图4是详细表示本发明的第1实施方式的半导体存储装置的读出放大器、列译码器和检测电路的各自的一部分的方框图。
图5是概略表示本发明的第1实施方式的半导体存储装置的存储单元阵列、读出放大器和检测电路的方框图。
图6是详细表示本发明的第1实施方式的半导体存储装置的读出放大器、列译码器和检测电路的各自的一部分的方框图。
图7是表示本发明的第1实施方式的半导体存储装置的字节单位的检验板(checkboard)模式的一例的图。
图8是表示本发明的第1实施方式的半导体存储装置的BIST方法的一例的定时图。
图9是详细表示本发明的第1实施方式的半导体存储装置的比较例的半导体存储装置，特别是其检测电路的一部分的方框图。
图10是详细表示本发明的第1实施方式的半导体存储装置的比较例的半导体存储装置，特别是其检测电路的一部分的方框图。
图11是详细表示本发明的第1实施方式的半导体存储装置的变形例的半导体存储装置，特别是其检测电路的一部分的方框图。
图12是详细表示本发明的第1实施方式的半导体存储装置的变形例的半导体存储装置，特别是其检测电路的一部分的方框图。
图13是表示本发明的第1实施方式的半导体存储装置的位单位的检验板模式的一例的概略图。
图14是表示本发明的第2实施方式的半导体存储装置的差动放大电路、读出放大器、列译码器和检测电路的各自的一部分的方框图。
图15是表示本发明的第2实施方式的半导体存储装置的比较电路的一例的电路图。
图16是表示本发明的第1实施方式的半导体存储装置的对角线模式的一例的概略图。
图17是表示本发明的第2实施方式的半导体存储装置的比较电路的第1变形例的电路图。
图18是表示本发明的第2实施方式的半导体存储装置的比较电路的第2变形例的电路图。
具体实施例方式
以下，参照
本发明的第1和第2实施方式。在以下的图面的记述中，在相同或者类似的部分上标注相同或者类似的符号。
(第1实施方式)本发明的第1实施方式的半导体存储装置如图1所示，是具备以下部分的NAND闪存具有多个存储单元的存储单元阵列10；在存储单元阵列10的多个存储单元中按照每页写入包含“0”和“1”的测试模式数据，对存储单元阵列10的多个存储单元进行测试的BIST(Built-In Self Test)电路60；保持从写入了测试模式的多个存储单元中按照每页读出的多个数据的读出放大器2；一并检测保持在读出放大器2中的多个数据，把检测结果输出到BIST电路60的检测电路1。
在NAND闪存中，以页作为单位，进行写入和读出动作。1页有代表性的是512字节，根据产品具有2k字节。存储单元阵列10如图2所示，具备存储单元组MU0、MU1、……MU(n-1)(n是整数)。存储单元组MU0具备串联连接的多个存储单元M0至M15，和在多个存储单元M0至M15的串联连接的两端分别连接的2个选择晶体管SG1、SG2。存储单元M0至M15的栅电极分别连接在字线WL0至WL15上。其他的存储单元组MU1至MU(n-1)也和存储单元组M0的结构相同。
各存储单元组MU0至MU(n-1)经由各自的选择晶体管SG2连接在共用的源线SL上。各存储单元组MU0至MU(n-1)经由各选择晶体管SG1分别与位线BL1至BL(n-1)连接。此外，在存储单元组MU0至MU(n-1)的各自的列方向上还配置有省略了图示的多个存储单元组。用连接在共用字线WL1上的同一行方向的多个存储单元例如构成页100。
如图1所示，存储单元阵列10连接在读出放大器2和行译码器4上。读出放大器2连接在检测电路1、输入电路7、差动放大电路5和列译码器3上。差动放大电路5连接在输出电路8上。输入电路7和输出电路8连接在输入输出(I/O)缓冲器9上。行译码器4和列译码器3连接在地址缓冲器12上。输入电路7连接在指令缓冲器11上，指令缓冲器11连接在控制电路6上。控制电路6连接读出放大器2、列放大器3、行放大器4和升压电路14。
指令缓冲器11从输入电路7输入指令数据传递到控制电路6。控制电路6译码来自指令缓冲器11的指令数据输出各种控制信号。用从控制电路6输出的控制信号控制读出放大器2、行译码器4、I/O缓冲器9、列译码器3、地址缓冲器12等的动作。升压电路14在数据的写入时和删除时发生高电压和中间电压，提供给行译码器4、存储单元阵列10等。
地址缓冲器12闩锁来自输入电路7的行地址信号和列地址信号，把行地址信号提供给行译码器4，把列地址信号提供给列译码器3。行译码器4根据来自地址缓冲器12的行地址信号有选择地驱动存储单元阵列10内的字线WL0至WL15和选择栅极线SGD、SGS，同时选择存储单元阵列10内的1页量的存储单元。列译码器3根据来自地址缓冲器12的列地址信号，有选择地驱动位线BL1至BL(n-1)。
BIST电路60例如如图3所示，具备BIST控制电路61、分别连接在BIST控制电路61上的模式生成器62、地址生成器63、控制信号生成器64和寄存器65。BIST控制电路61控制模式生成器62、地址生成器63、控制信号生成器64和寄存器65的每一个，分别生成需要的信号。
模式生成器62生成在BIST中使用的测试模式TP，经由读出放大器2输出到存储单元阵列10。地址生成器63生成指定要写入测试模式TP的存储单元阵列10的地址的存储地址数据AD，以及增量信号INC，输出到列译码器3和行译码器4。控制信号生成器64生成用于控制BIST动作的控制信号EN并输出到读出放大器2。进而，控制信号生成器64生成用于控制检测电路1的选择信号DETECT1_e、DETECT1_o、DETECT0_e、DETECT0_o等，并输出到检测电路1。寄存器65取入来自检测电路1的检测结果RESULT，并把BIST结果OUT输出到外部输出端子66。
读出放大器2如图4所示为了能够进行页动作，具备与各位线BLi、BLi+1……分别连接的闩锁电路20、21、……(i是偶数)。闩锁电路20、21、……具有触发电路，分别具备信号同步式的2个反相器INV1、INV2。
在从存储单元阵列10读出数据时，闩锁电路20、21、……暂时保持经由位线BLi、BLi+1……以页为单位读出的数据。在此，在存储单元中写入“0”时，作为数据N1_n读出“1”，作为反转数据N0_n读出“0”。另一方面，在存储单元中写“1”时，作为数据N1_n读出“0”，作为反转数据N0_n读出“1”。在读出放大器2中保持的数据中，把根据列译码器3的输出选择的数据读出到输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1、……，把输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1、……的数据反转，从I/O缓冲器9中读出到存储器外部。例如，在存储单元中写入“0”时，作为数据N1_n把“1”读出到输入输出线IOSA-i，把输入输出线IOSA-i的数据“1”反转，作为读出数据“0”读出到存储器外部。
在对存储单元阵列10写入数据时，从存储器外部经由I/O缓冲器9向存储单元阵列10提供写入数据。写入数据从输入电路7经由输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1、……输入到根据列译码器3的输出选择出的闩锁电路20、21、…中暂时保持，而后，经由位线BLi、BLi+1…提供给存储单元阵列10。数据读出系统和数据写入系统是相互独立的系统，如果从存储器外部提供的写入数据是“0”，则数据N1_n也是“0”，在存储单元中写入“0”。
列译码器3具备在闩锁电路20、21、……各自的2个节点和输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1、……之间连接的传输晶体管Q31、Q32。传输晶体管Q31、Q32根据来自地址缓冲器12的列选择信号CSLn，把来自闩锁电路20、21、……的数据N1_n和反转数据N0_n传输到输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1、……。
检测电路1以页为单位一并检测读出到读出放大器2的数据。检测电路1如图5所示，具备连接在字节单位的偶数列地址C0、C2、C4、……的位线上的偶数列选择部10e、11e、12e、……；连接在奇数列地址C1、C3、C5……的位线上的奇数列选择部10o、11o、12o、…；与并联连接(接合或连接)有偶数列选择部10e、11e、12e、……和奇数列选择部10o、11o、12o、……的节点的一条布线DSENSE连接的NOT栅极(反相器)101；与反相器101连接的检测结果保持电路102。
偶数列选择部10e如图4所示，具备经由读出放大器2连接到偶数的位线BLi的偶数位线选择部101e，以及经由读出放大器2连接到奇数的位线BLi+1上的奇数位线选择部101o。偶数位线选择部101e具备晶体管Qe1至Qe4。晶体管Qe1一端连接布线DSENSE，利用来自BIST电路60的选择信号DETECT1_e控制。晶体管Qe2的栅极连接在闩锁电路20的一方的节点上，在晶体管Qe1的另一端上连接其一端并且其另一端接地。晶体管Qe3一端连接在布线DSENSE上，利用来自BIST电路60的选择信号DETECT0_e控制。晶体管Qe4的栅极连接在闩锁电路20的另一节点上，在晶体管Qe3的另一端上连接其一端并且其另一端接地。奇数位线选择部101o具备和偶数位线选择部101e的晶体管Qe1至Qe4同样的晶体管Qo1至Qo4，晶体管Qo1至Qo4以与偶数位线选择部101e的晶体管Qe1至Qe4同样的方式连接。即，晶体管Qo1的一端与布线DSENSE连接，利用来自BIST电路60的选择信号DETECT1_e进行控制。晶体管Qo2在闩锁电路21的一方的节点上连接栅极，在晶体管Qo1的另一端上连接其一端并且其另一端接地。晶体管Qo3的一端与布线DSENSE连接，利用来自BIST电路60的选择信号DETECT0_e控制。晶体管Qo4在闩锁电路21的另一节点上连接栅极，在晶体管Qo3的另一端上连接其一端并且其另一端接地。
偶数列选择部10e的偶数位线选择部101e和奇数位线选择部101o根据选择信号DETECT1_e有选择地读出数据N1_n，此外，根据选择信号DETECT0_e有选择地读出反转数据N0_n。在从偶数列地址C0、C2、C4、……的存储单元中将期待值设为“1”读出数据的情况下，把选择信号DETECT1_e设为使能(Enable)。此外，在从偶数列地址C0、C2、C4、……的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_e设为使能。
另一方面，奇数列选择部10o如图6所示，具备经由读出放大器2连接在偶数的位线BLi+j上的偶数位线选择部102e，以及经由读出放大器2连接在偶数的位线BLi+j+1上的奇数位线选择部102o(j是偶数)。偶数位线选择部102e具备晶体管Qe5至Qe8。晶体管Qe5的一端与布线DSENSE连接，利用来自BIST电路60的选择信号DETECT1_o控制。晶体管Qe6在闩锁电路20的节点上连接栅极，在晶体管Qe5的另一端上连接其一端并且其另一端接地。晶体管Qe7的一端与布线DSENSE连接，利用来自BIST电路60的选择信号DETECT0_o控制。晶体管Qe8在闩锁电路20的另一节点上连接栅极，在晶体管Qe7的另一端上连接其一端并且其另一端接地。奇数位线选择部102o具备和偶数位线选择部102e的晶体管Qe5至Qe8同样的晶体管Qo5至Qo8，晶体管Qo5至Qo8和偶数位线选择部102e的晶体管Qe5至Qe8同样地连接。即，晶体管Qo5的一端与布线DSENSE连接，利用来自BIST电路60的选择信号DETECT1_o控制。晶体管Qo6在闩锁电路21的节点上连接栅极，在晶体管Qo5的另一端上连接其一端并且其另一端接地。晶体管Qo7的一端与布线DSENSE连接，利用来自BIST电路60的选择信号DETECT0_o控制。晶体管Qo8在闩锁电路21的另一节点上连接栅极，在晶体管Qo7的另一端上连接其一端并且其另一端接地。
奇数列选择部10e的偶数位线选择部102e和奇数位线选择部102o根据选择信号DETECT1_o有选择地读出数据N1_n，此外，根据选择信号DETECT0_o有选择地读出反转数据N0_n。当从奇数列地址C1、C3、C5、……的存储单元中将期待值设为“1”读出数据的情况下，把选择信号DETECT0_o设为使能。当从奇数列地址C1、C3、C5、……的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT1_o设为使能。
而且，图4表示偶数列选择部10e，图6表示偶数列选择部10o的一例，而图5所示的偶数列选择部11e、12e、……和奇数列选择部10o、11o、12o、……也分别是同样的构成。
反相器101在页内的数据全部一致时判定为读出正常(合格)，在不一致的情况下判定为读出不良(故障)，输出表示合格和故障的检测结果RESULT。检测结果保持电路102与来自外部的输入时钟信号CLOCK同步地，保持来自反相器101的检测结果RESULT并输出到图1所示的BIST电路60。
图4所示的偶数列选择部10o的偶数位线选择部101e和奇数位线选择部101o、图6所示的奇数列选择部10e的偶数位线选择部102e和奇数位线选择部102o分别根据选择信号DETECT1_e、DETECT0_e和选择信号DETECT1_o、DETECT0_o，能够分别选择相互不同的数据N1_n和反转数据N0_n。因此，即使在同一页的奇数列地址C1、C3、C5、……和偶数列地址C0、C2、C4、……中测试模式在“0”和“1”中不同的情况下，也能够选择相互不同的数据N1_n和反转数据N0_n。
因而，作为在BIST中使用的测试模式，可以使用在图7中表示了其一例的检验板模式。检验板模式是为了提高不良的检测能力，用于检查物理上相邻的存储单元、位线或者字线等的干涉的模式。横轴表示列地址C0至C5，纵轴表示页P0至P5，测试模式用16进制数表示。在同一页P0至P5的偶数列地址C0、C2、C4的字节内写入“FF(11111111)”，在奇数列地址C1、C3、C5的字节内写入“00(00000000)”，使得数据以字节单位反转。此外，在同一列地址C0至C5中在页P1至P5的每页中数据反转。
以下，参照图8的定时图说明本发明的第1实施方式的不良检测方法(BIST方法)。
在时刻T10中，设为用图3所示的模式生成器62生成图7所示的测试模式TP，经由输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1、……，在存储单元阵列10的存储单元中以页为单位，作为测试模式TP在偶数列地址C0、C2、C4、……的存储单元中写入“FF(11111111)”，在奇数列的存储单元中写入“00(00000000)”。
在时刻T11至T12中，施加预充电信号/PRECHARGE，晶体管Q10导通，对布线DSENSE进行预充电。在时刻T13至T14中，输入控制信号EN，图4和图6所示的晶体管Q21、Q22、……导通，与测试模式TP相应的来自存储单元阵列10的数据以页为单位读出到读出放大器2。读出的数据经由位线BLi、BLi+1、……暂时保持在闩锁电路20、21、……中。
在从偶数列地址C0、C2、C4、……的存储单元将期待值设为“1”读出数据的情况下，把选择信号DETECT1 e设为使能。在图4所示的偶数列选择部10e中，偶数位线选择部101e和奇数位线选择部101o根据选择信号DETECT1_e有选择地从闩锁电路20、21、……中读出数据N1_n。而且，当从偶数列地址C0、C2、C4、……的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_e设为使能即可。
在将期待值设为“1”把选择信号DETECT1_e设为使能时，如果测试对象的存储单元的写入和读出正常进行，从存储单元读出的数据和期待值相等，则读出的数据N1_n是“0”。因为数据N1_n是“0”，所以晶体管Qe2不导通动作，把已预充电的布线DSENSE的电压保持在高(“H”)电平。
另一方面，在将期待值设为“1”把选择信号DETECT1_e设为使能时，如果测试对象的存储单元的写入和读出不正常进行，从存储单元读出的数据和期待值不同，则读出的数据N1_n变成“1”。因为数据N1_n是“1”，所以晶体管Qe2导通动作，把已预充电的布线DSENSE的电压拉到低(“L”)电平。
此外，当从奇数列地址C1、C3、C5、……的存储器中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_o设为使能。在图6所示的奇数列选择部10o中，偶数位线选择部102e和奇数位线选择部102o根据选择信号DETECT0_o从闩锁电路20、21、……中有选择地读出反转数据N0_n。而且，当从奇数列地址C1、C3、C5、……的存储单元中将期待值设为“1”读出数据的情况下，把选择信号DETECT1_o设为使能即可。
在将期待值设为“0”把选择信号DETECT0_o设为使能时，如果测试对象的存储单元的写入和读出正常进行，从存储单元读出的数据和期待值相等，则读出的反转数据N0_n是“0”。因为数据N1_n是“0”，所以晶体管Qe8不导通动作，把已预充电的布线DSENSE的电压保持在“H”电平。
另一方面，在将期待值设为“0”把选择信号DETECT0_o设为使能时，如果测试对象的存储单元的写入和读出不正常进行，从存储单元读出的数据和期待值不同，则读出的反转数据N0_n变成“1”。因为反转数据N1_n是“1”，所以晶体管Qe8导通动作，把已预充电的布线DSENSE的电压拉到“L”电平。
在此，因为把多个偶数列选择部10e、11e、12e、……和奇数列选择部10o、11o、12o、……的各自的偶数位线选择部101e、102e、……，以及奇数位线选择部101o、102o、……并列连接在布线DSENSE上，所以在已读出的数据中即使有1个和期待值不同，布线DSENSE的电位就变成“L”电平。
在时刻T15至T16中，把外部时钟信号CLOCK输入到检测结果保持电路102。在时刻T16中，反相器101在布线DSENSE的电位保持“H”电平时，把表示读出正常的“L”电平作为检测结果RESULT输出，只要布线DSENSE的电位是“L”电平，就把表示读出不良的“H”电平作为检测结果RESULT输出。
检测结果保持电路102与从外部输入的LOCK同步地保持来自反相器101的检测结果RESULT并输出。图3所示的BIST电路60的寄存器65读取检测结果RESULT，把BIST结果OUT输出到外部。
而且，在BIST中，根据来自外部的输入时钟信号CLOCK重复动作，以页为单位顺序进行测试模式的写入及读出数据的检测和判定。在偶数列地址C0、C2、C4、……的存储单元中写入“00(00000000)”，在奇数列地址C1、C3、C5、……的存储单元中写入“FF(11111111)”的情况下，把选择信号DETECT0_e、DETECT1_o设为使能即可。
在此，说明本发明的第1实施方式的比较例。在该比较例中，检测电路1如图9所示，在偶数列选择部10e中，在偶数位线选择部101e和奇数位线选择部101o用2个选择信号DETECT1、DETECT0控制这一点上和图4所示的偶数列选择部10e不同。此外，如图10所示，在奇数列选择部10o中，在偶数位线选择部102e和奇数位线选择部102o用2个选择信号DETECT1、DETECT0控制这一点上和图6所示的奇数列选择部10o不同。即，在该比较例中，偶数列选择部10e也好，奇数列选择部10o也好，偶数位线选择部和奇数位线选择部都利用选择信号DETECT1、DETECT0控制。
即，在图9和图10所示的比较例中，因为偶数列选择部10e和省略了图示的奇数列选择部10o用相同选择信号DETECT1、DETECT0控制，所以在偶数列选择部10e和奇数列选择部10o中只能选择相同的数据N1_n或者反转数据N0_n。因此，只能使用全“0”或者全“1”的测试模式。
与此相反，根据本发明的第1实施方式，则偶数列选择部10e、11e、12e、…和奇数列选择部10o、11o、12o、……用各自的选择信号DETECT1_e、DETECT0_e和选择信号DETECT1_o、DETECT0_o分别控制。因此，能够选择在偶数列选择部10e、11e、12e、…和奇数列选择部10o、11o、12o、……中不同的数据N1_n和反转数据N0_n。因此，不仅使用全“1”或者全“0”的测试模式，而且使用图7所示那样的检验板模式等的、在页单位内不同的测试模式，能够一并检测多个数据。因此，与使用全“0”或者“1”的测试数据进行BIST时相比，还可以进行故障的检测效率高的测试。
而且，还可以通过在列译码器3中把列选择信号CSLn、CSLm有选择地设为使能，有选择地检测多个数据。其结果，能够对页内的存储单元的一部分有选择地进行故障检测。
(变形例)在本发明的第1实施方式的变形例中，如图11所示，表示图4和图6所示的检测电路1的另一例子，在该检测电路1中，偶数列选择部10e具备与偶数位线BLi连接的偶数位线选择部101e；与奇数位线BLi+1连接的奇数位线选择部101o。在此，在同一字节内，利用选择信号DETECT1_e、DETECT0_e控制偶数位线选择部101e、利用选择信号DETECT1_o、DETECT0_o控制奇数位线选择部101o这一点和图4所示的偶数列选择部10e不同。奇数列选择部10o也和图11所示的偶数列选择部10e是同样的构成。
偶数位线选择部101e根据选择信号DETECT1_e，有选择地读出数据N1_n，此外，根据选择信号DETECT0_e，有选择地读出反转数据N0_n。当从偶数位线BLi的存储单元中将期待值设为“1”读出数据的情况下，把选择信号DETECT1_e设为使能，当从偶数位线BLi的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_e设为使能。
奇数位线选择部101o根据选择信号DETECT1_o有选择地读出数据N1-n，此外，根据选择信号DETECT0_o，有选择地读出反转数据N0_n。在从奇数位线BLi+1的存储单元中将期待值设为“1”读出数据的情况下，把选择信号DETECT1_o设为使能，在从奇数位线BLi+1的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_o设为使能。
奇数列选择部10o也和图11所示的偶数列选择部10e是同样的构成，如图12所示，表示图6所示的检测电路1的另一例子，在该检测电路1中，奇数列选择部10o具备与偶数位线BLi+j连接的偶数位线选择部102e，与奇数位线BLi+j+1连接的奇数位线选择部102o。在此，在同一字节内，在利用选择信号DETECT1_e、DETECT0_e控制偶数位线选择部102e、利用选择信号DETECT1_o、DETECT0_o控制奇数位线选择部102o这一点上和图6所示的奇数列选择部10o不同。
偶数位线选择部102e根据选择信号DETECT1_e，有选择地读出数据N1_n，此外，根据选择信号DETECT0_e，有选择地读出反转数据N0_n。在从偶数位线BLi+j的存储单元中将期待值设为“1”读出数据时，把选择信号DETECT1_e设为使能，当从偶数位线BLi+j的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_e设为使能。
奇数位线选择部102o根据选择信号DETECT1_o，有选择地读出数据N1_1，此外，根据选择信号DETECT0_o有选择地读出反转数据N0_n。在从奇数位线BLi+j+1的存储单元将期待值设为“1”读出数据时，把选择信号DETECT1_o设为使能，当从奇数位线BLi+j+1的存储单元中将期待值设为“0”读出数据的情况下，把选择信号DETECT0_o设为使能。
这样，即使在同一字节内也能够选择相互不同的数据N1_n和反转数据N0_n。因此，即使在相邻的位之间使用不同的测试模式，也能够一并检测多个数据。因而，能够把如图13所示那样的位单位的检验板模式作为测试模式使用。
在图13中，横轴表示列地址C0至C5，纵轴表示页P0至P5，测试模式用16进制数标记。在图13所示的检验板模式中，在同一页P0至P5内数据以位单位反转。此外，在同一列地址C0至C5中数据在页P1至P5的每一页中反转。例如，在页P0、P2、P4中，在全列地址C0至C5的字节的各自中写入“AA(10101010)”，在页P1、P3、P5中，在全列地址C0至C5的字节的各自中写入“55(01010101)”。
根据本发明的第1实施方式的该变形例，则能够使用图13所示的位单位的检验板模式等的、在字节内相邻的位之间不同的测试模式，能够高效率地测试因相邻的位线的干涉引起的不良。
(第2实施方式)本发明的第2实施方式的半导体存储装置如图14所示，在差动放大电路5的输出侧具备检测电路1z。差动放大电路5具备与来自输入电路7的输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1连接的多个差动放大器50至57。多个差动放大器50至57放大已读出的数据N1_n和反转数据N0_n的电压差，从IOI信号线I/O-0至I/O-7输出。
输出电路8具备经由IOI信号线I/O-0至I/O-7分别与差动放大器50至57连接的多个输出部80至87。输出部80至87与从外部输入的时钟/RE同步地保持来自IOI信号线I/O-0至I/O-7的数据，并把保持的数据输出到I/O缓冲器9。
检测电路1z一并检测来自IOI信号线I/O-0至I/O-7的数据。检测电路1z具备经由IOI信号线I/O-0至I/O-7与多个差动放大器50至57的输出侧连接的比较电路15；与比较电路15连接的比较结果保持电路16。比较电路15与增量信号INC同步地对IOI信号线I/O-0至I/O-7的数据进行比较输出比较结果。比较电路15如图15所示，具备与字节内的8条IOI信号线连接的异或电路(EXOR)门电路151；与EXOR门电路151连接的逻辑和(OR)门电路152。EXOR门电路151在字节内的数据全部一致时，作为比较结果(检测结果)RESULT输出表示读出正常(合格)的“H”电平，在不一致时作为比较结果RESULT输出表示读出不良(故障)的“L”电平。OR门电路152与增量信号INC同步地输出来自EXOR门电路151的比较结果RESULT。
在图14中的半导体存储装置中的比较结果保持电路16与增量信号INC同步地顺序取入比较结果，把取入的比较结果传递到BIST电路60。
其他构成因为实际上和图1所示的半导体存储装置相同，所以省略重复的说明。而且，虽然在图14中表示了与1字节对应的1个检测电路1z，但实际上可以具备与各字节对应的多个检测电路。
在本发明的第2实施方式中，作为测试模式，可以使用图16所示那样的对角线模式。横轴表示列地址C0至C5，纵轴表示页P0至P5，以16进制数标记。对角线模式是用于确认寻址在正确地进行的模式。
以下，说明本发明的第2实施方式的一并检测方法(BIST方法)。假设从图3所示的模式生成器62中，经由输入输出线IOSA-i、/IOSA-i、IOSA-i+1、/IOSA-i+1以页为单位写入图16所示的对角线模式。在第2实施方式中，与增量信号INC同步地一边增加列地址，一边从闩锁电路20、21、……中把数据N1_n或者反转数据N0_n读出到IOI信号线I/O-0至I/O-7。把控制信号EN施加在栅极上使晶体管Q21、Q22导通，经由位线BLi、BLi+1、……把数据读出到读出放大器2。把读出的数据保持在闩锁电路20、21、……中。从地址缓冲器12中把列选择信号CSLn输入到栅极，晶体管Q31、Q32导通，把用闩锁电路20、21、…保持的数据N1_n和反转数据N0_1传递到输入输出线IOSA_i、/IOSA-i、IOSA-i+1、/IOSA-i+1。
差动放大器50至57对数据N1_n和反转数据N0_n的电位差进行放大，输出到IOI信号线I/O-0至I/O-7。EXOR门电路151从字节单位的IOI信号线I/O-0至I/O-7输入数据，在字节内的数据完全一致时判定为读出正常(合格)，作为比较结果，输出“L”电平。另一方面，在不一致时，判定为读出不良(故障)，作为比较结果输出“H”电平。OR门电路152与增量信号INC同步地输出比较结果RESULT。比较结果RESULT被输入到BIST电路60并输出到外部。
根据本发明的第2实施方式，则不仅是检验板模式，只要字节内的数据相同，则即使是对角线模式、或进而是与列地址和页地址没有关系的随机模式，也能够用BIST电路60检测不良。
(第1变形例)作为在第2实施方式的半导体存储装置的图15所示的比较电路15的第1变形例，如图17所示，也可以设置成具有分别连接在字节的前面一半的位的数据I/O-0至I/O-3和后面一半的位的数据I/O-4至I/O-7上的EXOR门电路151x、151y；分别连接在EXOR门电路151x、151y上的OR门电路152x、152y。
如果字节前面一半的位的数据完全一致，则EXOR门电路151x输出“H”电平，如果不一致则输出“L”电平。OR门电路152x与增量信号INC同步地输出来自EXOR门电路151x的比较结果RESULT1。
如果字节后面一半的位的数据完全一致，则EXOR门电路151y输出“H”电平，如果不一致则输出“L”电平。OR门电路152y与增量信号INC同步地输出来自EXOR门电路151y的比较结果RESULT2。
如果使用图17所示的比较电路15，则因为独立地一并检测同一字节内的前面一半的位的数据和后面一半的位的数据，所以能够把测试模式分为字节内的前面一半的位和后面一半的位进行设定。因此，提高能够测试的自由度，并能够提高不良的检测效率。
(第2变形例)作为在第2实施方式的半导体存储装置的图15所示的比较电路15的第2变形例，如图18所示，可以设置成具有连接在字节内的奇数I/O-1、3、5、7和偶数I/O-0、2、4、6上的EXOR门电路151x、151y；分别连接在EXOR门电路151x、151y上的OR门电路。
EXOR门电路151x在同一字节的偶数位的数据全部一致时输出“H”电平，在不一致时输出“L”电平。OR门电路152x与增量信号INC同步地输出来自EXOR门电路151x的比较结果RESULT1。
EXOR门电路151y在同一字节的奇数位的数据全部是“0”时输出“H”电平，在不一致时输出“L”电平。OR门电路152y与增量信号INC同步地输出来自EXOR门电路151y的比较结果RESULT2。
如果使用图18所示的比较电路，则因为能够在同一字节内的偶数位和奇数位独立地一并检测数据，所以能够在字节内的偶数位量和奇数位量中分开设定测试模式。因此，能够提高测试的自由度，提高不良的检测效率。
如上所述，本发明用第1种和第2实施方式记载，但并不限定于这些实施方式。例如，在BIST中使用的测试模式也可以在在外部用自动测试模式输出电路(ATPG)等生成。此外，代替半导体存储装置接收来自外部的输入时钟信号的CLOCK，也可以具备生成时钟的时钟生成电路。此外，虽然表示了检测电路1以页为单位一并检测多个数据的例子，但也可以使用多个检测电路以字节为单位进行检测。
对本领域的技术人员来讲，很容易想到对本发明进行改进和修改。因此，本发明的保护范围并不限于权利要求书和说明书所记载的范围。不脱离本发明的主旨的情况下进行的种种改进都在本发明的保护范围之内。
权利要求
1.一种半导体存储装置，具备具有多个存储单元的存储单元阵列；按照每页把包含“0”和“1”的测试模式数据写入上述多个存储单元，并对上述多个存储单元进行测试的BIST电路；保持从上述多个存储单元按照每页读出的多个数据的读出放大器；一并检测保持在上述读出放大器中的上述多个数据，并把检测结果输出到上述BIST电路的检测电路。
2.根据权利要求1所述的半导体存储装置，其中，上述检测电路以页单位或者字节单位一并检测上述多个数据。
3.根据权利要求1所述的半导体存储装置，其中，上述检测电路具备相互比较字节单位的上述数据的比较电路。
4.根据权利要求1所述的半导体存储装置，其中，上述BIST电路接受上述检测电路的检测结果，在上述多个数据不全部一致的情况下判定为不良。
5.根据权利要求1至3中的任意一项所述的半导体存储装置，其中，上述检测电路具备与上述读出放大器连接，选择上述存储单元阵列的偶数列地址的字节单位的上述数据的偶数列选择部；与上述读出放大器连接，选择上述存储单元阵列的奇数列地址的字节单位的上述数据的反转数据的奇数列选择部；并联连接上述偶数列选择部和上述奇数列选择部，一并检测上述偶数列地址的字节单位的数据和上述奇数列地址的字节单位的数据的反相器。
6.根据权利要求5所述的半导体存储装置，其中，上述读出放大器具备按照各条位线的每条进行设置的、分别具有并联连接的2个反相器的多个闩锁电路；上述检测电路的上述偶数列选择部具备偶数位线选择部，其具有与对应于第1偶数位线设置的第1闩锁电路的第1节点连接、并利用第1检测控制信号进行控制把第1闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第1闩锁电路的第2节点连接、并利用第2检测控制信号进行控制把上述第1闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路；偶数位线选择部，其具有与对应于第1奇数位线设置的第2闩锁电路的第1节点连接、并利用上述第1检测控制信号进行控制把第2闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第2闩锁电路的第2节点连接、并利用上述第2检测控制信号进行控制把上述第2闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路；上述检测电路的上述奇数列选择部具备偶数位线选择部，其具有与对应于第2偶数位线设置的第3闩锁电路的第1节点连接、并利用第3检测控制信号进行控制把第3闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第3闩锁电路的第2节点连接、并利用第4检测控制信号进行控制把上述第3闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路；偶数位线选择部，其具有与对应于第2奇数位线设置的第4闩锁电路的第1节点连接、并利用上述第3检测控制信号进行控制把笫4闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第4闩锁电路的第2节点连接、并利用上述第4检测控制信号进行控制把上述第4闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路。
7.根据权利要求5所述的半导体存储装置，其中，上述读出放大器具备按照各条位线的每条进行设置的、分别具有并联连接的2个反相器的多个闩锁电路；上述检测电路的上述偶数列选择部具备偶数位线选择部，其具有与对应于第1偶数位线设置的第1闩锁电路的第1节点连接、并利用第1检测控制信号进行控制把第1闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第1闩锁电路的第2节点连接、并利用第2检测控制信号进行控制把上述第1闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路；偶数位线选择部，其具有与对应于第1奇数位线设置的第2闩锁电路的第1节点连接、并利用上述第3检测控制信号进行控制把第2闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第2闩锁电路的第2节点连接、并利用上述第4检测控制信号进行控制把上述第2闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路；上述检测电路的上述奇数列选择部具备偶数位线选择部，其具有与对应于第2偶数位线设置的第3闩锁电路的第1节点连接、并利用第1检测控制信号进行控制把第3闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第3闩锁电路的第2节点连接、并利用第2检测控制信号进行控制把上述第3闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路；偶数位线选择部，其具有与对应于第2奇数位线设置的第4闩锁电路的第1节点连接、并利用上述第3检测控制信号进行控制把第4闩锁电路的第1节点的数据输出到上述检测电路的晶体管电路，以及与上述第4闩锁电路的第2节点连接、并利用上述第4检测控制信号进行控制把上述第4闩锁电路的第2节点的数据输出到上述检测电路的晶体管电路。
8.根据权利要求1所述的半导体存储装置，进一步具备列译码器和差动放大电路，其中，上述读出放大器具备按照各条位线的每条进行设置的、分别具有并联连接的2个反相器的多个闩锁电路，上述列译码器具备按照各条位线的每条进行设置的、分别具有栅极相互连接的第1和第2传输晶体管的多个译码电路，各译码电路的笫1传输晶体管的一端连接在对应的闩锁电路的第1节点上，第2传输晶体管的一端连接在上述对应的闩锁电路的第2节点上，上述差动放大电路具备按照多条位线的每条进行设置的、其第1和第2输入端子分别连接到对应的译码电路的上述第1传输晶体管的另一端和上述第2传输晶体管的另一端上并对上述对应的闩锁电路的第1节点的数据和第2节点的数据的电压差进行放大输出的多个差动放大电路，上述检测电路具备对从上述多个差动放大电路输出的1字节的多个数据进行比较并输出上述比较结果的比较电路。
9.根据权利要求8所述的半导体存储装置，其中，上述比较电路具有接收从上述多个差动放大用电路输出的1字节的多个数据并输出上述检测结果的异或电路。
10.根据权利要求8所述的半导体存储装置，其中，上述比较电路具备对从上述多个差动放大用电路输出的1字节的多个数据中的前面一半的位的数据进行比较并输出第1检测结果的第1比较电路；对从上述多个差动放大用电路输出的1字节的多个数据中的后面一半的位的数据进行比较并输出笫2检测结果的第2比较用电路。
11.根据权利要求10所述的半导体存储装置，其中，上述第1比较电路具有接收从上述多个差动放大用电路输出的1字节的多个数据中的前面一半的位的数据并输出上述第1检测结果的第1异或电路，上述第2比较电路具有接收从上述多个差动放大用电路输出的上述1字节的多个数据中的后面一半的位的数据并输出上述笫2检测结果的第2异或电路。
12.根据权利要求8所述的半导体存储装置，其中，上述比较电路具备对从上述多个差动放大用电路输出的1字节的多个数据中的偶数位的数据进行比较并输出第1检测结果的第1比较电路；对从上述多个差动放大用电路输出的上述1字节的多个数据中的奇数位的数据进行比较并输出第2检测结果的第2比较用电路。
13.根据权利要求12所述的半导体存储装置，其中，上述第1比较电路具有接收从上述多个差动放大用电路输出的1字节的多个数据中的偶数位的数据并输出上述第1检测结果的第1异或电路，上述第2比较电路具有接收从上述多个差动放大用电路输出的上述1字节的多个数据中的奇数位的数据并输出上述第2检测结果的第2异或电路。
14.根据权利要求1所述的半导体存储装置，其中，上述测试模式包含检验板模式。
15.根据权利要求1所述的半导体存储装置，其中，上述半导体存储装置是NAND闪存。
16.根据权利要求1所述的半导体存储装置，其中，上述检测电路具备相互比较字节单位的上述数据的比较电路。
全文摘要
公开了一种半导体存储装置，具备具有多个存储单元的存储单元阵列；把包含“0”和“1”的测试模式数据在多个存储单元中按照每页写入、对多个存储单元进行测试的BIST电路；保持从多个存储单元中按照每页读出的多个数据的读出放大器；一并检测保持在读出放大器中的多个数据，把检测结果输出到上述BIST电路的检测电路。
文档编号G11C29/18GK101013602SQ20071000698
公开日2007年8月8日 申请日期2007年1月31日 优先权日2006年1月31日
发明者杉浦义久, 井上敦史 申请人:株式会社东芝