专利名称：存储器单元存取电路的制作方法
技术领域：
本发明一般地涉及存储器单元领域。特别地，本发明针对一种存储器单元存取电路。
背景技术：
常规DRAM使用需要能够读出小读出信号的放大器的读出方案。一种已示出的放大小读出信号的方式是现有技术中公知的交叉耦合读出放大器。这些交叉耦合读出放大器需要平衡的真值(true)和补码(complement)位线来可靠地执行和操作。
在常规DRAM中，来自存储器单元的读出信号是通过将存储在存储器单元中的电荷与预充电的位线进行电荷共享并且接着将在预充电的位线上的所得到(developed)的读出信号与参考位线进行比较，而生成的。
为了获得最大密度，通常将大量的存储器单元连接到单根位线以降低局部放大器的面积开销。然而，将单元添加到位线也增大了位线电容，并且因此降低了转移率(Ccell/(Cb1+Ccell))，其反过来减小了所得到的读出信号。通常，选择每根位线的位(存储器单元)数目以使读出放大器(开销)的数目最小，同时维持足够的读出信号以可靠地检测存储器单元的存储状态。
来自存储器单元的读出信号的幅度ΔVb1是单元电容、位线电容以及到位线高预充电的电压摆幅的函数，如下面的包括转移率的公式所述ΔVb1＝(Vcell-Vb1h)*(Ccell/(Cb1+Ccell))，并且其中Vcell＝存储在存储器单元中的电压
Vb1h＝位线预充电级别电压(例如1.2-1.8V)Ccell＝单元电容Cb1＝位线电容在美国专利No.6,738,300中阐述了增大转移率的一种尝试，其中利用了具有四个晶体管的局部读出放大器。然而，这种设计不易于提供早期伪写入(masked write)，在早期伪写入中可以在字线激活之前对沿着字线的位的子集进行写入。另外，全局位线充电电流必须贯穿与邻近单元共享的路径而分布，还必须用行地址来对其进行解码。该充电电流的流动不利地与该字线平行，产生了与数据图样相关的电压降。
期望有一种需要更少的空间并克服现有技术不足的具有更小设计的局部位线读出放大器。另外，期望进一步降低位线电容以及增大转移率。
发明概述在一个实施例中，提供了一种用于存取存储器单元的电路。该电路包括局部位线；具有多个晶体管的局部读出放大器，其中局部位线将存储器单元连接到该读出放大器；与该多个晶体管中的第一晶体管相连的第一全局位线；与该多个晶体管中的第二晶体管相连的第二全局位线；以及与第一全局位线和第二全局位线相连的次级读出放大器。
在另一个实施例中，提供了一种用于存取存储器单元的电路。该电路包括局部位线；第一全局位线；第二全局位线；以及局部读出放大器，该局部读出放大器具有具有连接到局部位线的栅极、连接到第一全局位线的源极以及连接到第二全局位线的漏极的第一晶体管，具有连接到第一全局位线的栅极、连接到局部位线的漏极以及连接到第一电源的源极的第二晶体管，以及具有连接到第二全局位线的栅极、连接到第二电源的源极以及连接到局部位线的漏极的第三晶体管，其中局部位线将存储器单元连接到读出放大器。
在又一个实施例中，提供了一种包括至少一个DRAM宏的处理器。该DRAM宏包括局部位线；具有多个晶体管的局部读出放大器，其中局部位线将存储器单元连接到该读出放大器；连接到这多个晶体管中的第一晶体管的第一全局位线；连接到这多个晶体管中的第二晶体管的第二全局位线；以及连接到第一全局位线和第二全局位线的次级读出放大器。
出于对本发明进行说明的目的，附图示出本发明的一个或多个实施例的各方面。然而，应当理解，本发明不受限于附图中所示出的精确排列和手段，其中，图1示出用于存取存储器单元的电路的一个实施例；图2示出存储器单元阵列的一个实施例；图3示出次级读出放大器的一个实施例；图4示出局部缓存器的一个实施例；图5示出说明了用于存取存储器单元的电路的一个实施例的示例性状态的时序图的一个例子；以及图6示出说明了用于存取存储器单元的电路的一个实施例的示例性的状态的时序图的另一个例子。
具体实施例方式
图1说明了用于存取存储器单元105的电路100的一个实施例。存储器单元105包括通过晶体管器件120连接到局部位线115的节点110。节点110可以存储存储器值(例如数据值)。示出了具有一个存储器单元也即存储器单元105的局部位线115。作为替代，局部位线可以具有多个存储器单元。在一个例子中，确定存储器单元的数目以使转移率(Ccell/(Cb1+Ccell))达到最大。字线125与晶体管器件120的栅极相连。
局部位线115与局部读出放大器130相连。局部读出放大器130与全局位线135和全局位线140相连。全局位线135、140都与次级读出放大器145相连。在一个例子中，全局位线135充当读位线(RBL)而全局位线140充当写位线(WBL)，在后面将对其做更详细地解释。多个局部读出放大器和局部位线的组合可以与全局位线135、140相连。
图1说明了包括三个晶体管器件150、155、160的局部读出放大器130的一个例子。在这个例子中，晶体管器件150、155、160可以是各种晶体管器件中的任何一种。示例性的晶体管器件包括但不限于P型场效应晶体管(PFET)、N型场效应晶体管(NFET)、高VT/低VT、以及它们的任意组合。
在一个例子中，晶体管器件150是PFET，晶体管器件155是NFET，而晶体管器件160是NFET。在这个例子中，晶体管器件150包括连接到全局位线135的栅极、连接到局部位线115的漏极和连接到电源165(例如，VDD、“地”，等等)的源极。这里源极连接到VDD。在这个例子中，晶体管器件155包括连接到全局位线140的栅极、连接到电源175(例如，“地”)的源极以及连接到局部位线115的漏极。在这个示例性的局部读出放大器中，晶体管器件160包括连接到局部位线115的栅极、连接到全局位线135的源极以及连接到全局位线140的漏极。在替代性的例子中，晶体管器件150可以是PFET，晶体管器件155可以是NFET，而晶体管器件160可以是PFET。
图2说明了具有多个与局部读出放大器230进行通信的存储器单元205的存储器单元阵列200的一个例子。多个存储器单元205/局部读出放大器230组合与读位线235和写位线240相连。读位线235和写位线240与次级读出放大器245相连。可以将每个均具有多个局部读出放大器/存储器单元组合的多个次级读出放大器(例如，次级读出放大器245)连接到局部缓存器247。本领域的普通技术人员将认识到，取决于存储器应用，可以将任意数目的次级读出放大器连接到局部缓存器。在一个例子中，八个次级读出放大器与局部缓存器247相连。本领域的普通技术人员将认识到，取决于存储器应用，可以在存储器宏(例如DRAM宏)中将任意数目的局部缓存器(例如局部缓存器247)连接到一起。在一个例子中，可以在存储器宏中将八个局部缓存器连接到一起。
图3说明了用于连接到一组或多组全局位线(例如全局位线135、140)的次级读出放大器300的一个例子。本领域的普通技术人员将认识到可与根据本公开的一个或多个局部读出放大器(例如局部读出放大器130)一起使用的次级读出放大器的替代性的电路配置。次级读出放大器300包括到诸如全局位线140之类的写全局位线(WBL)的连接340；以及到诸如全局位线135之类的读全局位线(RBL)的连接335。次级读出放大器300还包括每个均连接到读出放大器均衡(SAEQN)的连接315、连接320、连接322；每个均连接到位开关(BXP)的连接325和连接330；以及到共享定时器(SETP)的连接355。次级读出放大器300还包括到补码数据线(FC)的连接3 50和到真值数据线(FT)的连接345。
图4说明了用于连接到一个或多个次级读出放大器(例如读出放大器300)的局部缓存器400的一个例子。本领域的普通技术人员将认识到可以与根据本公开的一个或多个次级读出放大器一起使用的局部缓存器的替代性的电路配置。局部缓存器400包括每个均连接到局部缓存器均衡(LBEQN)的连接405和连接410。局部缓存器400还包括到全局补码数据输入/输出(GDC)的连接415；到全局真值数据输入/输出(GDT)的连接420；以及到写使能(WN)的连接425。局部缓存器400还包括到补码数据线(FC)的连接450和到真值数据线(FT)的连接445。在一个例子中，连接450可以与图3中的示例性的次级读出放大器的连接350进行通信，并且连接445可以与图3中的示例性的次级读出放大器的连接345进行通信。
再次参考图1，电路100可以用于从存储器单元105读取值以及/或者向存储器单元105写入值。将进一步参考图5中的时序图500来描述示例性电路100的操作。时序图500说明在被指示为写“1”、读“1”、写“0”、读“ 0”的四个示例性写/读操作期间，在字线125(在图500上缩写为“WL”)、局部位线115(LBL)、节点110(单元)、全局位线135(RBL)、全局位线140(WBL)、全局补码数据输入/输出415(GDC)以及全局真值数据输入/输出420(GDT)上的随时间充电的一个例子。
电路100可以用于将数据值写入节点110。在一个例子中，可以将逻辑值“ 1”(例如，充电到高，例如高到大约“1”伏特(V))写入节点110。时序图500说明将“1”值写入节点110(写“1”)的一个例子。在这个例子中，在字线125的周期的开始处，局部位线115的初始状态是逻辑低，全局位线135的初始状态是逻辑高，全局位线140的初始状态是逻辑高，GDC的初始状态是逻辑低，以及GDT的初始状态是逻辑低。节点110的初始状态可以是如时序图500中的点划线所指示的逻辑“1”(逻辑高)、如时序图500中的实线所指示的逻辑“0”(逻辑低)、或者这两者之间的某处。在写“1”值时，启动(enable)局部读出放大器130来写值。在一个例子中，将全局位线135和140驱动成低以启动局部读出放大器130写“ 1”值。随着全局位线135上的电压降低，晶体管器件150变成逻辑激活(active)，使局部位线115承受电源165(例如1V的VDD)。随着全局位线140上的电压降低，晶体管器件155变成逻辑非激活，断开局部位线115到“地”的连接。局部位线115被驱动成高。在预定的点处，激活字线125(例如，如果晶体管器件120是PFET则字线125被驱动成低，如果晶体管器件120是NFET则字线125被驱动成高)以将节点110驱动成高(或逻辑“1”)状态。通过对字线125去激活以致晶体管器件120断开节点110与局部位线115之间的连接，来保持逻辑“1”。在周期的结束处，全局位线135、140被驱动成高(例如，通过将SAEQN驱动成低)。随着全局位线135上的电压增大，晶体管器件150断开电源165与局部位线115之间的连接。随着全局位线140上的电压增大，晶体管器件155将局部位线115连接到“地”。局部位线115被驱动成低。逻辑值“1”被保持在节点110。
在次级读出放大器145包括根据图3的电路时局部读出放大器(例如局部读出放大器130)准备进行读和/或写的一个例子中，SAEQN 315、320、322走高，从而将WBL 340驱动成低，启动连接到与WBL 340进行通信的全局位线(例如全局位线140)的局部读出放大器进行读或写。
参考图2，将描述另一个将“1”写入存储器节点的例子，其中次级读出放大器245包括根据图3的电路，而局部缓存器247包括根据图4的电路。通过将SAEQN 315、320、322设置成高，将WBL 340驱动成低，来启动局部读出放大器230进行读和/或写。基本上在同时，LBEQN405/410走高而WN 425走低，从而启动局部缓存器247将数据写入单个次级读出放大器245，次级读出放大器245通过激活它的BXP 325、330信号(例如，次级读出放大器245中的每个均可以包括唯一的BXP信号连接，用于使得能够经由局部缓存器247对特定的次级读出放大器245进行读或写)来唯一地启动。GDT 420被(例如来自处理器的输入)远程地驱动成高，从而迫使FC 450为低。依次，这使得次级读出放大器245将RBL 335(以及连接到其的诸如全局位线135之类的全局位线)驱动成低。这依次将诸如局部位线115之类的局部位线驱动成高。当对应于连接到局部位线的存储器单元(例如存储器单元105)的字线(例如字线125)被激活时，相应的节点(例如节点110)被驱动成高。对字线125去激活以在存储器单元节点处保持高(逻辑“1”)值。通过将SAEQN 315、320、322和LBEQN 405、410驱动成低以及远程地将GDT420和GDC 415返回到低，系统返回到预充电状态。
在另一个例子中，可以将逻辑“0”写入节点110。时序图500说明将逻辑“ 0”写入节点110(写“0”)的一个例子。在字线125的周期的开始处，局部位线115的初始状态是逻辑低，全局位线135的初始状态是逻辑高，全局位线140的初始状态是逻辑高，GDC的初始状态是逻辑低，而GDT的初始状态是逻辑低。节点110的初始状态可以是如时序图500中的点划线所指示的逻辑“1”(逻辑高)、如时序图500中的实线所指示的逻辑“ 0”(逻辑低)、或者这两者之间的某处。在写零时，全局位线135、140保持为高(例如在较早或准时于接收到数据时，诸如经由GDC为高而GDT为低)。在全局位线135保持为高时，晶体管器件150仍然为非激活。在全局位线140保持为高时，晶体管器件155仍然为激活。因此，局部位线115保持为低。当字线125激活(例如导通)晶体管器件120时，在局部位线115与节点110之间的电荷共享导致产生不论先前的状态是什么，节点110都被驱动成逻辑低。对字线125去激活而节点110仍然为低(逻辑值“0”)。电路可以返回到预充电状态。
参考图2，将描述另一个将“0”写入存储器节点的例子，其中次级读出放大器245包括根据图3的电路，而局部缓存器247包括根据图4的电路。LBEQN 405/410走高而WN 425走低，从而启动局部缓存器247将数据写入单个次级读出放大器245，其通过激活它的BXP 235、330信号来唯一地启动。GDC 415被(例如来自处理器的输入)远程地驱动成高，迫使FC 445为低，迫使FC 450为高，使得次级读出放大器245驱动WBL 340(以及连接到其的诸如全局位线140之类的全局位线)成高。这依次将诸如局部位线115之类的局部位线驱动成低。当对应于连接到局部位线的存储器单元(例如存储器单元105)的字线(例如字线125)被激活时，相应的节点(例如节点110)被驱动成低。对字线125去激活以在存储器单元节点处保持低(逻辑“0”)值。通过将SAEQN 315、320、322和LBEQN 405、410驱动成低以及远程地将GDT 420和GDC415返回到低，系统返回到预充电状态。
在又一个例子中，电路100可以用于读取存储在节点110处的值。节点110可以包括逻辑值“1”(例如，充电到高，例如高到大约1伏特(V))。在读取值“1”的例子中，局部位线115的初始状态是低，全局位线135的初始状态是高，而全局位线140的初始状态是高。节点110的初始状态是高。通过次级读出放大器145将全局位线140驱动成低。全局位线140上的低电压对晶体管器件155去激活。字线125激活晶体管器件120，导致在节点110与局部位线115之间的电荷共享。在局部位线115上的上升电压导致晶体管器件160变成逻辑激活。全局位线140上的低电压开始使全局位线135跨越晶体管器件160放电。次级读出放大器145将全局位线135上的低电压读成逻辑“1”(例如，作为在GDT处的增大的电压)。在次级读出放大器145包括根据图3的电路而局部缓存器包括根据图4的电路的一个例子中，全局位线RBL 135/335将FC350、450拉低，导致局部缓存器400将GDT 420驱动成高。GDT 420上的高值可以被读为逻辑“1”。随着全局位线135上的电压下降，晶体管器件150开始建立到电源165的连接，其增大局部位线115上的电压，进一步增大晶体管160上的驱动。在使全局位线135放电同时字线125仍然被激活的点处，局部读出放大器130开始将局部位线115驱动得足够高以将节点110补充到大约是其初始值或补充到高于其初始值。在一个例子中，全局位线135上的电压降低，晶体管器件150对电源165导通，并且局部位线115被驱动成高。随着局部位线115上的电压上升，晶体管器件160关断。局部位线115上的高电压还与节点110进行电荷共享以将逻辑“1”补充给节点110。在读时刻的预定的结束处，对字线125去激活，关断晶体管器件120并锁定节点110的值。全局位线135和140被驱动成高以使它们返回到初始状态。在这个例子中，次级读出放大器145配置为将全局位线135上的低电压读为“1”。在利用不同的场效应晶体管的替代性的实施例中，次级读出放大器145可以配置为将全局位线135上的高电压读成“1”。
在又一个例子中，节点110可以包括逻辑“0”(例如，充电到低)。在读取值“0”的例子中，局部位线115的初始状态是低，全局位线135的初始状态是高，而全局位线140的初始状态是高。节点110的初始状态是低。通过次级读出放大器145将全局位线140驱动成低。全局位线140上的低电压对晶体管器件155去激活。字线125激活晶体管器件120，导致在节点110与局部位线115之间的电荷共享。在局部位线115上为低电压以及节点110上为低电压的情况下，没有电荷发生转移，并且局部位线115仍然为低，晶体管器件160仍然保持非激活，而全局位线135上的电压仍然为高，其依次使得晶体管器件150为非激活。在预定的点上，全局位线135被采样为高(例如，当图3的SETP 355上升时)。在次级读出放大器145包括根据图3的电路的一个例子中，SETP 355上升导致FT 345、445被驱动成低，其依次将GDC 415驱动成高。GDT 415处的高值可以被读为逻辑“0”。次级读出放大器145将全局位线140驱动成高以补充“0”。在次级读出放大器145包括根据图3的电路并且局部缓存器包括根据图4的电路的一个例子中，SETP 355上升将WBL 340驱动成高(其依次将晶体管器件155的栅极驱动成高以补充逻辑“0”)。在周期的结束处，字线125对晶体管器件120去激活，锁定节点110为低电压(也即，逻辑“0”)。电路100可以返回到预充电状态。
时序图500说明针对字线125的2纳秒(ns)的周期时间。在一个例子中，在给定的时间处，每根局部位线上只有一个存储器单元可以被读或被写。在另一个例子中，在给定的时间处，在每组全局位线上只有一个存储器单元可以被读或被写。本领域的普通技术人员将认识到用于对存储器器件内的一根或多根字线进行控制以保证正确读/写的各种各样的方法。
在图1中说明了针对被设计成当读“1”时将全局位线135驱动成低的局部读出放大器130的配置的一个例子。在替代性的例子中，作为替代可以将局部读出放大器130配置成当读“0”时将全局位线135驱动成高，而将次级读出放大器145配置成将全局位线135上的高电压读为“0”。
在一个方面，根据本公开的用于读/写存储器单元的电路提供了对存储器单元的高性能刷新。在另一方面，根据本公开的电路的写字线提供了在读过程期间的防护(shield)。在又一方面，根据本公开的电路提供了低的位线电容(例如2x的位线间距)。在一个例子中，经由写位线来提供全局充电电流并且不在共源极(common source)线上共享全局充电电流。在这种例子中，减少了数据图样IR下降。在又一方面，根据本公开的电路由于没有针对共源极线的行解码而可以提供字移位冗余。在另一方面中，本公开的具有三个晶体管局部读出放大器的示例性电路提供了比常规交叉耦合读出放大器和四晶体管读出放大器更小的电路板面积(footprint)。
在又一个例子中，本公开的电路可以支持先对存储器节点进行伪写入。在这样的例子中，可以先将数据写入字线上的单元子集，而不影响对相同字线上的单元的刷新。图6说明用于逻辑“0”的写过程的一个例子的时序图，其中数据在该周期的晚些时候到达。局部位线115的初始状态是低，全局位线135的初始状态是高，而全局位线140的初始状态是高。节点110的初始状态是高。为了开始读周期，将全局位线140驱动成低。全局位线140上的低电压对晶体管器件155去激活。字线125激活晶体管器件120，导致在节点110与局部位线115之间的电荷共享。局部位线115上的上升电压导致晶体管器件160变成逻辑激活。全局位线140上的较低的电压开始使全局位线135跨越晶体管器件160放电。在一个例子中，全局位线135上的降低电压被指示为GDT上的增大电压。然而，当逻辑“0”数据晚些到达时(例如，GDC上的增大电压和GDT上的降低电压)，全局位线140和全局位线135被驱动成高。因此，对晶体管器件150去激活，晶体管器件155被导通，而局部位线115被驱动成低。在一个例子中，数据可以在用于读取节点110的内容的周期之前到达。在另一个例子中，数据可以晚些到达，并在对字线125去激活之前将局部位线115驱动成低。在这样的例子中，在局部位线115与节点110之间的电荷共享将节点110驱动成低至逻辑值“0”。对字线125去激活并锁定在逻辑值“0”。
已经在上面公开并在附图中说明了示例性的实施例。本领域的普通技术人员将理解，在不偏离本发明的实质和范围的条件下，可以对这里所具体公开的内容做各种改变、省略和添加。
权利要求
1.一种用于存取存储器单元的电路，所述电路包括局部位线；具有多个晶体管的局部读出放大器，所述局部位线将所述存储器单元连接到所述读出放大器；与所述多个晶体管中的第一晶体管相连的第一全局位线；与所述多个晶体管中的第二晶体管相连的第二全局位线；以及与所述第一全局位线和所述第二全局位线相连的次级读出放大器。
2.根据权利要求1所述的电路，其中所述局部读出放大器包括第一晶体管，具有与所述局部位线相连的栅极、与所述第一全局位线相连的源极和与所述第二全局位线相连的漏极；第二晶体管，具有与所述第一全局位线相连的栅极、与所述局部位线相连的漏极和与第一电源相连的源极；以及第三晶体管，具有与所述第二全局位线相连的栅极、与第二电源相连的源极和与所述局部位线相连的漏极。
3.根据权利要求2所述的电路，其中所述第一晶体管是N型晶体管，所述第二晶体管是P型晶体管，所述第三晶体管是N型晶体管，所述第一电源是VDD，以及所述第二电源是“地”。
4.根据权利要求2所述的电路，其中所述第一晶体管是P型晶体管，所述第二晶体管是N型晶体管，所述第三晶体管是P型晶体管，所述第一电源是“地”，以及所述第二电源是VDD。
5.根据权利要求2所述的电路，其中所述第一晶体管、第二晶体管和第三晶体管包括场效应晶体管。
6.根据权利要求2所述的电路，其中将所述局部位线预充电到“地”，将所述第一全局位线和第二全局位线预充电到VDD。
7.根据权利要求6所述的电路，其中所述第一晶体管具有第一阈值电压，所述第二晶体管具有第二阈值电压，而所述第三晶体管具有第三阈值电压，其中所述第一阈值电压足以导通所述第一晶体管，在从所述存储器单元读取数据值1期间，在所述第二全局位线被驱动到大约为“地”并且所述存储器单元的第一电荷与所述局部位线共享时，将所述局部位线驱动到高于所述第一阈值电压的第一电压以导通所述第一晶体管；所述第一全局位线通过所述第一晶体管放电，使所述第一全局位线的第二电荷降低到低于所述第二阈值电压的第二电压，以便导通所述第二晶体管并将所述局部位线驱动到VDD以补充所述第一电荷；随着所述第一全局位线通过所述第一晶体管放电，所述第二全局位线上升到大于所述第三阈值电压的第三电压，从而导通所述第三晶体管并将所述局部位线驱动到“地”。
8.根据权利要求1所述的电路，其中所述电路的转移率(Ccell/(Cb1+Ccell))大约为0.8。
9.根据权利要求1所述的电路，其中所述存储器单元是DRAM存储器单元。
10.根据权利要求1所述的电路，其中所述第一全局位线和第二全局位线的预充电状态与所述第一全局位线和第二全局位线的第一写状态相同，所述第一写状态用于将数据0写入所述存储器单元。
11.根据权利要求1所述的电路，还包括第四晶体管，所述第四晶体管具有连接到所述局部位线的漏极、连接到所述存储器单元节点的源极和连接到字线的栅极，所述字线根据预定的周期来导通和关断所述第四晶体管，所述局部读出放大器配置为允许在所述预定的周期开始之前将到达所述局部位线的数据伪写入所述存储器单元。
12.一种DRAM，其包括根据权利要求1的电路。
13.一种用于存取存储器单元的电路，所述电路包括局部位线；第一全局位线；第二全局位线；以及局部读出放大器，其具有第一晶体管，具有与所述局部位线相连的栅极、与所述第一全局位线相连的源极和与所述第二全局位线相连的漏极；第二晶体管，具有与所述第一全局位线相连的栅极、与所述局部位线相连的漏极和与第一电源相连的源极；以及第三晶体管，具有与所述第二全局位线相连的栅极、与第二电源相连的源极和与所述局部位线相连的漏极，其中所述局部位线将所述存储器单元连接到所述读出放大器。
14.根据权利要求13所述的电路，其中所述第一晶体管是N型晶体管，所述第二晶体管是P型晶体管，所述第三晶体管是N型晶体管，所述第一电源是VDD，以及所述第二电源是“地”。
15.根据权利要求13所述的电路，其中所述第一晶体管是P型晶体管，所述第二晶体管是N型晶体管，所述第三晶体管是P型晶体管，所述第一电源是“地”，以及所述第二电源是VDD。
16.根据权利要求13所述的电路，其中将所述局部位线预充电到“地”，所述第一全局位线和第二全局位线预充电到VDD。
17.一种包括至少一个DRAM宏的处理器，所述DRAM宏还包括局部位线；具有多个晶体管的局部读出放大器，所述局部位线将所述存储器单元连接到所述读出放大器；与所述多个晶体管中的第一晶体管相连的第一全局位线；与所述多个晶体管中的第二晶体管相连的第二全局位线；以及与所述第一全局位线和所述第二全局位线相连的次级读出放大器。
18.根据权利要求17所述的处理器，其中所述局部读出放大器包括第一晶体管，具有与所述局部位线相连的栅极、与所述第一全局位线相连的源极和与所述第二全局位线相连的漏极；第二晶体管，具有与所述第一全局位线相连的栅极、与所述局部位线相连的漏极和与第一电源相连的源极；以及第三晶体管，具有与所述第二全局位线相连的栅极、与第二电源相连的源极和与所述局部位线相连的漏极。
19.根据权利要求18所述的处理器，其中所述第一晶体管是N型晶体管，所述第二晶体管是P型晶体管，所述第三晶体管是N型晶体管，所述第一电源是VDD，以及所述第二电源是“地”。
20.根据权利要求18所述的处理器，其中所述第一晶体管是P型晶体管，所述第二晶体管是N型晶体管，所述第三晶体管是P型晶体管，所述第一电源是“地”，以及所述第二电源是VDD。
全文摘要
一种用于存取存储器单元的电路，包括局部位线和具有多个晶体管的局部读出放大器。该局部位线可以连接存储器单元和读出放大器。第一全局位线可以连接到该多个晶体管中的第一晶体管。第二全局位线可以连接到该多个晶体管中的第二晶体管。次级读出放大器可以连接到该第一全局位线和第二全局位线。
文档编号G11C11/409GK101093716SQ20071010556
公开日2007年12月26日 申请日期2007年5月25日 优先权日2006年6月23日
发明者J·E·小巴思 申请人:国际商业机器公司