输出驱动器电路和具有该电路的半导体存储器件的制作方法

专利名称：输出驱动器电路和具有该电路的半导体存储器件的制作方法
输出驱动器电路和具有该电路的半导体存储器件 相关申请的交叉引用本申请要求于2006年9月15日向韩国专利局提交的韩国专利申请第 P2006-0089647号的外国优先权，其公开内容在此以引入方式整体并入。技术领域本公开一般涉及半导体存储器件，尤其涉及具有输出驱动器电路的半导 体存储器件。
背景技术：
在传统存储器件中，随着存储器件的容量的增加，要输入和输出的数据 量也会增加。因此，可能需要更多的输入和/或输出管脚。此外，由于现代系 统需要越来越快的存储器件，所以，在较慢的器件上，切换噪声(switching noise) 增大了。如图1中所示，作为背景技术展示了半导体存储器件的输出驱动器电路， 并用附图标记100予以整体标记。所述输出驱动器电路100包括连接到DATA 信号线的DQ PIN端子、连接在DATA信号线和相对高电压电平VDDQ之间 的PMOS上拉晶体管MP1以及连接在DATA信号线和相对低电压电平VSSQ 之间的NMOS下拉晶体管MN1。所述上拉晶体管MP1的栅极端连接到 DATA—UP信号线，而所述下拉晶体管MN1的栅极端连接到DATA—DN信号 线。在所述驱动器电路100的工作过程中，NMOS晶体管和PMOS晶体管响 应于输入信号DATA—UP或DATA—DN而将信号DQ从逻辑"低"切换到逻辑 "高"，或从逻幹'高"切换到逻幹'低"。不幸的是，在切换操作期间，在输出信 号路径上出现了切换噪声。进一步，由于用于高速存储器件的输出驱动器以 高速工作，所以切换噪声在VDDQ/VSSQ线上与速度成比例地增加。此外， 由于VDDQ/VSSQ线向输出驱动器供电，所以随着切换噪声增加，输出信号 发生失真并且出现诸如抖动、偏斜和/或偏斜率之类的变化。这些以及其它问题通过一种输出驱动器电路和具有所述输出驱动器电路 的半导体存储器件来解决。提供了示范性实施例。示范性输出驱动器包括两个晶体管，所述两个晶体管的漏极共同连接 在一起，并且所述两个晶体管的两个源极中的每一个连接到单独的电源节点； 以及连接到每个源极的去耦合电容器。另 一示范性输出驱动器还包括连接到两个晶体管的漏极并且连接到第三 电源节点的第三晶体管。再一个示范性输出驱动器包括连接到两个晶体管的 源极的单独电源节点，所述单独电源节点适于连接到公共电源。仍一个示范 性输出驱动器包括连接到两个晶体管的源极的单独电源节点，所述单独电源 节点适于连接到公共电源，其中所述第三电源节点适于连接到第二电源。在 又一个示范性输出驱动器中，两个晶体管是PMOS晶体管。在另一个示范性 输出驱动器中，第三晶体管是NMOS晶体管。在仍然另一个示范性输出驱动 器中，所述公共电源提供比所述第二电源更高的正电压。在另一个示范性输 出驱动器中，所述两个晶体管是NMOS晶体管。另一个示范性输出驱动器电路包括多个相连的驱动器，每个驱动器具 有连接到第二类型的晶体管的第一类型的晶体管，用于在其间提供输出驱动 信号；以及至少一个去耦合电容器，所述输出驱动器电路包括适于连接到第 一电源电压的多个第一电源电压节点和适于连接到第二电源电压的多个第二 电源电压节点，并且在每个奇数驱动器上，第一类型的晶体管由在与第二类 型的晶体管的连接处共同连接、但是分别连接到不同的第 一 电源电压节点的 两个晶体管组成。在另 一个示范性输出驱动器中，在每个偶数驱动器上的第二类型的晶体 管由在与第 一类型的晶体管的连接处共同连接、但是分别连接到不同的第二 电源电压节点的两个晶体管组成。在仍一个示范性输出驱动器中，第一类型 的晶体管是PMOS,而第二类型的晶体管是NMOS。又一个示范性输出驱动 器在每个驱动器中包括两个去耦合电容器， 一个在上游，而一个在下游。在 进一步的示范性输出驱动器中，在奇数驱动器上的两个晶体管中的每一个晶 体管的尺寸大约是第一类型的晶体管的一半尺寸。另一个示范性输出驱动器 中，在偶数驱动器上的两个晶体管中的每一个晶体管的尺寸大约是第二类型
的晶体管的一半尺寸。在另一个示范性输出驱动器中，组成第一类型的晶体 管的两个晶体管中的 一个晶体管连接到与奇数驱动器的下游连接的第 一 电源 电压节点，而所述两个晶体管中的另一个晶体管连接到与奇数驱动器的上游 连接的第一电源电压节点。在再一个示范性输出驱动器中，组成第二类型的 晶体管的两个晶体管中的 一个晶体管连接到与偶数驱动器的下游连接的第二 电源电压节点，而所述两个晶体管中的另 一个晶体管连接到与偶数驱动器的 上游连接的第二电源电压节点。在仍然另一个示范性输出驱动器中，两个晶 体管的合计电流驱动与第 一类型的晶体管的电流驱动相同。又一个示范性输 出驱动器包括连接到每个奇数驱动器下游的第 一 电源电压节点，和连接到每 个偶数驱动器下游的第二电源电压节点。
驱动半导体存储器件的输出的示范性方法包括，切换与第二类型的晶体 管相连的第一类型的晶体管以在其间提供输出驱动信号，利用与第一和第二 晶体管实质上并联连接的至少一个电容器对所述输出驱动信号进行去耦合， 并且通过提供适于连接到第一电源电压的多个第一电源电压节点和适于连接 到第二电源电压的多个第二电源电压节点来减小切换噪声，并且在第 一多个 第一类型或第二类型的晶体管处分别地设置第一类型或第二类型的另一个晶 体管，分别地共同连接在与第二类型或第一类型的晶体管的连接处，但是分 别地单独连接到不同的第一电源电压节点或第二电源电压节点。
另一个示范性方法也包括通过在第二多个第二类型或第一类型的晶体管 处分别地设置第二类型或第 一类型的另 一个晶体管来减少切换噪声，分别地 共同连接在与第 一类型或第二类型的晶体管的连接处，但是分别地单独连接 到不同的第二电源电压节点或第一电源电压节点。
从结合附图阅读的、下面对示范性实施例的描述，可以更好地理解本公开。


根据随后的示范性附图，本公开提供了输出驱动器电路和具有所述输出驱动器电路的半导体存储器件，其中图1示出了被提供作为背景技术材料的半导体存储器件的输出驱动器电 路的示意电路图；图2示出了用于减小存储器件中的切换噪声的输出驱动器电路的示意电
路图；图3示出了用于减小存储器件中的噪声耦合的输出驱动器电路的示意电 路图。图4示出了根据本公开一个优选实施例的、用于进一步减小切换噪声和 噪声耦合的输出驱动器电路的示意电路图；图5示出了根据本公开一个示范性实施例的、带有噪声耦合的输出驱动 器电路的示意电路图；图6示出了根据本公开一个示范性实施例的、不具备实际线路电阻的输 出驱动器电路的示意电路图；图7示出了根据本公开一个示范性实施例的仿真结果的表；以及图8示出了根据本公开一个示范性实施例的、用于驱动输出电路的方法 的示意流程图。
具体实施方式
本公开提供了 一种可用在半导体存储器件中的改进的输出驱动器电路。 所述改进的输出驱动器电路能够减小切换噪声和噪声耦合，以及稳定输出数 据。转到图2，用附图标记200整体指示用于减小存储器件中的切换噪声的 第一输出驱动器电路。所述输出驱动器电路200包括具有多个串联连接的等 效电阻器R的相对高电压线VDDQ、以及具有多个串联连接的等效电阻器R 的相对低电压线VSSQ。电容器Cll连接在VDDQ线上的第一电阻器R和VSSQ线上的第一电 阻器R之间。包括一连接到下拉NMOS晶体管MN11的上拉PMOS晶体管 MP11的第一驱动晶体管对被连接在VDDQ线上的第二电阻器R和VSSQ线 上的第二电阻器R之间。PMOS晶体管MP11的源极端连接到VDDQ， MP11的漏极端连接到 NMOS晶体管MN11的漏极端，并且MNll的源极端连接到VSSQ。向PMOS 晶体管MP 11的栅极施加信号DPI,而向NMOS晶体管MN1的栅极施加信 号DN1,以及在MP11的漏极和MN11的漏极相交的地方产生输出信号DQ1 。电容器C12连接在VDDQ线上的第三电阻器R和VSSQ线上的第三电 阻器R之间。另一个电容器C13连接在VDDQ线上的第四电阻器R和VSSQ
线上的第四电阻器R之间。包括一连接到下拉NMOS晶体管MN12的上拉 PMOS晶体管MP12的第二驱动晶体管对被连接在VDDQ线上的第五电阻器 R和VSSQ线上的第五电阻器R之间。第二驱动晶体管对具有与上述的第一 驱动晶体管对相同的结构，但是PMOS栅极接收信号DP2,而NMOS栅极接 收信号DN2，以及输出被表示为DQ2。电容器C14连接在VDDQ线上的第六电阻器R和VSSQ线上的第六电 阻器R之间。另 一个电容器C15连接在VDDQ线上的第七电阻器R和VSSQ 线上的第七电阻器R之间。包括一连接到下拉NMOS晶体管MN13的上拉 PMOS晶体管MP13的第三驱动晶体管对被连接在VDDQ线上的第八电阻器 R和VSSQ线上的第八电阻器R之间。第三驱动晶体管对具有与上述的第一 驱动晶体管对和第二驱动晶体管对相同的结构，但是PMOS栅极接收信号DP3，而NMOS栅极接收信号DN3，并且输出被表示为DQ3。电容器C16 连接在VDDQ线上的第九电阻器R和VSSQ线上的第九电阻器R之间。在这里，信号DP1、 DP2和DP3、或DPn(通常的)以及信号DNl、 DN2、 DN3、或DNn(通常的)是被施加来产生输出信号DQ1、DQ2和DQ3、或DQn(通 常的)的内部输入信号。输出驱动器连接到VDDQ/VSSQ线。电阻器R可以 是VDDQ/VSSQ金属线的一部分的阻抗而不是分立的组件。当被连接到VDDQ线和VSSQ线之间时，去耦合电容器Cll至C16可 以减小切换噪声。较大电容的电容器减小切换噪声的功效比较小电容器更好， 但是由于半导体存储器件内部空间的限制，所以电容器的尺寸受到限制。至电容器Cl 1和C12 ^皮分配给具有晶体管MP11和MN11的第一输出驱动器， 而去耦合电容器C13和C14被分配给具有晶体管MP12和MN12的第二输出 驱动器。在工作中，通过共享分配给其它输出驱动器的去耦合电容器可以进一步 减小切换噪声。例如，用于提供DQ2的MP12/MN12的输出驱动器被用于从 分配给另 一个输出驱动器的去耦合电容器提供所需的电流。由于存在 VDDQ/VSSQ线的阻抗所引起的电流损失，所以远离工作的输出驱动器的去 耦合电容器比距离较近的去耦合电容器效果差。此外，当大部分或全部输出 驱动器都在工作时，邻近输出驱动器上的噪声会影响相邻的输出驱动器。换 言之，在该例子中可能出现噪声耦合。
现在转到图3，用附图标记300整体指示用于减小存储器件中的噪声耦合的输出驱动器电路。所述输出驱动器电路300与图2的输出驱动器电路200 有些类似。电容器C21连接在VDDQ线上的第一电阻器R和VSSQ线上的第一电 阻器R之间，但是VSSQ线在第一电阻器处分开(split)。包括一连接到下拉 NMOS晶体管MN21的上拉PMOS晶体管MP21的第一驱动晶体管对被连接 在VDDQ线上的第二电阻器R和VSSQ线上的第二电阻器R之间。PMOS晶体管MP21的源极端连接到VDDQ， MP21的漏极端连接到 NMOS晶体管MN21的漏极端，并且MN21的源极端连接到VSSQ。向PMOS 晶体管MP21的栅极施加信号DPI,而向NMOS晶体管MN21的栅极施加信 号DN1,在MP21的漏极和MN21的漏极相交的地方产生输出信号DQ1 。电容器C22连接在VDDQ线上的第三电阻器R和VSSQ线上的第三电 阻器R之间。另 一个电容器C23连接在VDDQ线上的第四电阻器R和VSSQ 线上的第四电阻器R之间，但是VDDQ线在第四电阻器处分开。包括一连接 到下拉NMOS晶体管MN22的上拉PMOS晶体管MP22的第二驱动晶体管对 被连接在VDDQ线上的第五电阻器R和VSSQ线上的第五电阻器R之间。 第二驱动晶体管对具有与上述的第一驱动晶体管对相同的结构，但是PMOS栅极接收信号DP2，而NMOS栅极接收信号DN2，并且输出被表示为DQ2。 电容器C24连接在VDDQ线上的第六电阻器R和VSSQ线上的第六电 阻器R之间。另 一个电容器C25连接在VDDQ线上的第七电阻器R和VSSQ 线上的第七电阻器R之间，但是VSSQ线在第七电阻器处分开。包括一连接 到下拉NMOS晶体管MN23的上拉PMOS晶体管MP23的第三驱动晶体管对 被连接在VDDQ线上的第八电阻器R和VSSQ线上的第八电阻器R之间。 第三驱动晶体管对具有与上述的第一驱动晶体管对和第二驱动晶体管对相同 的结构，但是PMOS栅极接收信号DP3，而NMOS栅极接收信号DN3,并 且输出被表示为DQ3。电容器C26连接在VDDQ线上的第九电阻器R和 VSSQ线上的第九电阻器R之间。在这里，根据每个输出驱动器，VDDQ或者VSSQ线中的一个将会分开。 例如，VDDQ线在用于DQ1的输出驱动器(晶体管MP21和MN21)和用于 DQ2的输出驱动器(晶体管MP22和MN22 )之间分开。VSSQ线在用于DQ2 的输出驱动器(晶体管MP22和MN2)和用于DQ3的输出驱动器(晶体管MP23和MN23 )之间分开。在工作中，该实施例的输出驱动器电路有效地减 小了噪声耦合的不利影响，但是与图2的输出驱动器电路相比，所共享的去 耦合电容器的数量减小。如图4中所示，以附图标记400整体指示本公开的一个特定的优选输出 驱动器电路。所述输出驱动器电路400包括具有多个实际上串联连接的等效 电阻器R的相对高电压线VDDQ，以及具有多个串联连接的等效电阻器R的 相对低电压线VSSQ。电容器C31连接在VDDQ线上的第一电阻器R的尾部 和VSSQ线上的第一电阻器R的尾部之间。第一驱动器晶体管三件组(trio) 410包括连接到下拉晶体管N31的两个 上拉晶体管P31和P32,并且被连接在VDDQ线上的第二电阻器R的尾部和 VSSQ线上的第二电阻器R的尾部之间。晶体管P31的源极端连接到VDDQ 线上的第二电阻器R的尾部上，P31的漏极端连接到晶体管N31的漏极端和 晶体管P32的漏极端。P32的源极端仅仅连接到VDDQ线上的第三电阻器R 的头部，并且N31的源极端连接到VSSQ线上的第二电阻器的尾部和第三电 阻器的头部。向晶体管P31和P32的栅极施加信号DPI,向晶体管N31的栅 才及施加信号DN1，并且在P31、 N31和P32的漏极共同相交的地方产生输出 信号DQ1。电容器C32连接在VDDQ线上的第三电阻器R的尾部和VSSQ 线上的第三电阻器R的尾部之间。另一个电容器C33连接在VDDQ线上的 第四电阻器R的尾部和VSSQ线上的第四电阻器R的尾部之间。第二驱动器晶体管三件组420包括连接到两个下拉晶体管N32和N33的 上拉晶体管P33，并且被连接在VDDQ线上的第五电阻器R的尾部和VSSQ 线上的第五电阻器R的尾部之间。第二驱动器晶体管三件组具有与上述的第 一驱动器晶体管三件组相反的结构。这就是说，晶体管P33的源极端连接到 VDDQ线上的第五电阻器R的尾部上，P33的漏极端连接到晶体管N32和 N33的漏极端。N32的源极端仅仅连接到VSSQ线上的第五电阻器的尾部， 而N33的源极端仅仅连接到VSSQ线上的第六电阻器的头部。此外，P33的 栅极接收信号DP2，晶体管N32和N33的栅极接收信号DN2,而输出被表示 为DQ2。电容器C34连接在VDDQ线上的第六电组器R的尾部和VSSQ线 上的第六电组器R的尾部之间。另一个电容器C35连接在VDDQ线上的第 七电组器R的尾部和VSSQ线上的第七电组器R的尾部之间。第三驱动器晶体管三件组430包括连接到下拉晶体管N34的两个上拉晶 体管P34和P35,并且纟皮连接在VDDQ线上的第八电阻器R的尾部和VSSQ 线上的第八电阻器R的尾部之间。第三驱动器晶体管三件组430具有与上述 的第一驱动器晶体管三件组410相同的结构，但是P34和P35的栅极接收信 号DP3, N34的栅极接收信号DN3并且输出被表示为DQ3。电容器C36连 接在VDDQ线上的第九电阻器R的尾部和VSSQ线上的第九电阻器R的尾 部之间。该实施例分别与图2和图3中示出的驱动电路200和300相比减小了切 换噪声。例如，考虑驱动器电路400的DQ2驱动器何时输出数据。并联设置 的晶体管N32和N33的每一个都仅仅承载晶体管P33的一半电流，并且因而 可以只是P33或者在前的驱动器电路中的晶体管的一半尺寸。同样，也是并 联设置的晶体管P31和P32只是N31或在前的驱动器电路中的晶体管的一半 尺寸。当输出驱动器420转为高电平时，都响应于输入信号DP2和DN2，晶 体管P33 #1导通，而晶体管N32和N33 #皮截止。在这里，当DQ2驱动器工作时，去耦合电容器C32和C35被共享。该 输出驱动器电路因此可以減小切换噪声，这是因为它使用共享的去耦合电容 器而提供了足够的电流。它甚至比图3的分开VDDQ/VSSQ线的电路300减 小了更多的切换噪声。所共享的去耦合电容器的数量比图2的不分开 VDDQ/VSSQ线的电路200少。由于VDDQ/VSSQ线具有阻抗，所以提供给 远离工作中的输出驱动器的去耦合电容器的电流较小。因此，共享的电流电容与图2的电路200几乎相同并且很充足。转到图5，以附图标记500整体指示带有噪声耦合的输出驱动器电路。 电路500基本与图4的电路400相似，因此省略重复的描述。对于噪声耦合， 如果在输出驱动器DQ1或DQ3出现噪声，则它试图影响驱动器DQ2的输出。 这就是噪声耦合的定义。本公开的、分别包括图4的驱动器电路400和图5 的驱动器电路500的优选实施例基本上消除了来自其它输出驱动器的噪声耦 合的不利影响，除了紧接在输出驱动器附近出现的噪声之外。因此，这些驱 动器电路可以充分地减小噪声耦合的不利影响。现在转到图6,以框图的形式示出了不具有实际的线路电阻的输出驱动 器电路，并且以附图标记600整体指示该电路。在这里，第一输出驱动器610 通过管脚1被提供VDDQ,通过管脚2被提供VSSQ。第二输出驱动器620 与第一输出驱动器共享管脚2并且通过管脚3 ^皮提供VDDQ。第三输出驱动 器630与第二输出驱动器共享管脚3并且通过管脚4被提供VSSQ。第一和 第三或者奇数编号的输出驱动器610和630具有同样的结构，而第二或者偶 数编号的输出驱动器具有相反的结构。如图7中所示，以附图标记700整体指示本公开的实施例的仿真结果。 仿真条件包括温度25。C、电压1.8V、以及本领域公知的典型晶体管类型。应 当理解本^Hf的替换实施例不为晶体管类型所限制。在结果中，驱动器# 1是具有不分开的VDDQ/VSSQ线的输出驱动器电 路，诸如图2的驱动器电路200。驱动器#2是具有分开的VDDQ/VSSQ线 的输出驱动器电路，诸如图3的驱动器电路300。最佳模式是具有受控 VDDQ/VSSQ线的输出驱动器电路，诸如图4中的驱动器电路400。当只有 一个输出驱动器工作时，由于噪声耦合的影响被忽略，所以驱动器#1具有 最小的噪声。另一方面，当多个输出驱动器工作时，由于噪声耦合和来自每 个驱动器自身的内部噪声都减小，所以最佳模式具有最小的噪声。转到图8,以附图标记800整体指示驱动半导体存储器件的输出的方法。 该方法包括指向功能块812的启动块810。功能块812切换连接到一对具有 一半尺寸的NMOS下拉晶体管的具有完全尺寸的PMOS上拉晶体管以在其间 提供输出驱动信号，并且进到功能块814。功能块814使用与晶体管实质上 并联连接的电容器对输出驱动信号去耦合，并且进到功能块816。功能块816 通过提供适于连接到低电源电压VSSQ的多个电源电压节点来基本上消除来 自非邻近驱动器的切换噪声，并且将控制传递到功能块818。接着，功能块818对连接到完全尺寸的NMOS下拉晶体管的一对具有一 半尺寸的PMOS上拉晶体管进行切换以在其之间提供输出驱动信号并且进到 功能块820。功能块820利用与这些晶体管实质上并联连接的电容对输出驱 动信号去耦合，并且进到功能块822。功能块822通过提供多个适于连接到 较高电源电压VDDQ的电源电压节点而基本上消除了来自非邻近驱动器的切 换噪声，并且将控制传递给决定块824。决定块824确定输出是否完成，如果未完成，则其将控制回传给功能块 812。如果已经完成，则其将控制传递给结束块826。重新回到图5,进一步描述图8的用于驱动半导体存储器件的输出的相 应方法800。该方法可以包括对连接到第二类型的晶体管N33的第一类型的 晶体管P33进行切换以在其之间提供输出驱动信号，用与第一晶体管和第二 晶体管实质上并联连接的至少一个电容器C33对输出驱动信号进行去耦合，并且通过提供适于连接到第一电源电压VDDQ的多个第一电源电压节点和适 于连接到第二电源电压VSSQ的多个第二电源电压节点来减小切换噪声，并 且在第一多个第一类型或第二类型的晶体管N33处分别提供第一类型或第二 类型的另一个晶体管N32，所述晶体管N32和N33分别共同地连接在与第二 类型或第一类型的晶体管P33的连接处，但是分别单独地连接到VSSQ的不 同第一电源电压节点或第二电源电压节点。这样，就为非邻近驱动器消除了 噪声耦合，并且通过将从即时电源电压节点流向邻近驱动器的电流减半也为 邻近驱动器充分地减小了噪声耦合。许多替换实施例是可能的。例如，输出驱动器可以包括两个晶体管，所 述两个晶体管的漏极共同相连在一起并且所述两个晶体管的两个源极的每一个连接到单独的电源节点，所述驱动器还包括连接到每个源极的去耦合电容 器。另 一个驱动器可能包括连接到两个晶体管的漏极并且连接到第三电源节 点的第三晶体管。不同的驱动器还可以包括连接到两个晶体管的源极、适于连接到共同电 源的单独电源节点。另 一个驱动器可以包括连接到两个晶体管的源极并且适 于连接到共同电源的单独电源节点，以及第三电源节点适于连接到第二电源。 一些输出驱动器可以使用PMOS晶体管作为前两个晶体管，而使用NMOS作 为第三晶体管。所述公共电源可以提供比第二电源更高的正电压。在其它的 输出驱动器中，前两个晶体管可以是NMOS晶体管。此外，输出驱动器电路可以具有多个相连的驱动器，每个驱动器具有连 接到第二类型的晶体管的第 一类型的晶体管以在其之间提供输出驱动信号， 并且还具有至少一个去耦合电容器，所述输出驱动器电路包括适于与第一电 源电压相连的多个第一电源电压节点和适于与第二电源电压相连的多个第二 电源电压节点，其中在每个奇数驱动器，第一类型的晶体管由共同连接在与 第二类型的晶体管的相连位置、但是分别连接到不同的第 一电源电压节点的 两个晶体管组成。另一个驱动器可以在每个偶数驱动器上具有第二类型的晶 体管，所述第二类型的晶体管由共同连接在与第一类型的晶体管的相连位置、 但是分别连接到不同的第二电源电压节点的两个晶体管组成。驱动器还可以具有以PMOS为第 一类型的晶体管和以NMOS为第二类型 的晶体管。每个驱动器可以包括两个去耦合电容器，例如一个在下游一个在 上游。在每个奇数驱动器处的两个晶体管可以大约是第一类型的晶体管的尺 寸的一半。此外，在每个偶数驱动器的两个晶体管的每一个的尺寸可以大约 是第二类型的晶体管的尺寸的 一半。仍一个输出驱动器电路可以包括组成第一类型的晶体管的两个晶体管中的、连接到奇数驱动器下游的第一电源电压节点的一个晶体管；以及所述两个晶体管中的、连接到奇数驱动器上游的第 一 电源电压节点的另 一 个晶体 管。此处，组成第二类型的晶体管的两个晶体管中的一个晶体管可以连接到 连接偶数驱动器的下游的第二电源电压节点，而所述两个晶体管中的另一个 晶体管可以连接到连接偶数驱动器的上游的第二电源电压节点。第二类型的两个晶体管的合计电流驱动与第 一类型的 一个晶体管的电流 驱动相同。第一电源电压节点可以连接在每个偶数驱动器的下游，而第二电 源电压节点连接在每个偶数驱动器的下游。尽管在此已参照附图描述了多个例证性实施例，但是应当理解本公开并 不局限于这些具体的实施例，并且，本领域技术人员可以在不偏离本公开的 范围或精神的情况下做出各种变化和改变。所有这些变化和改变都被包含在 由所附权利要求阐述的本公开的范围内。
权利要求
1. 一种输出驱动器，包括两个晶体管，所述两个晶体管的漏极共同连接到 一起并且所述两个晶体 管的两个源极的每一个连接到单独电源节点；以及 连接到每个源极的去耦合电容器。
2. 如权利要求1所述的驱动器，还包括连接到所述两个晶体管的漏极并 且连接到第三电源节点的第三晶体管。
3. 如权利要求l所述的驱动器，其中连接到所述两个晶体管的所述源极 的单独电源节点适于被连接到公共电源。
4. 如权利要求2所述的驱动器，其中连接到所述两个晶体管的所述源极 的单独电源节点适于被连接到公共电源，并且所述第三电源节点适于被连接 到第二电源。
5. 如权利要求l所述的驱动器，其中所述两个晶体管是PMOS晶体管。
6. 如权利要求2所述的驱动器，其中所述第三晶体管是NMOS晶体管。
7. 如权利要求4所述的驱动器，其中所述公共电源提供比所述第二电源 更高的正电压。
8. 如权利要求1所述的驱动器，其中所述两个晶体管是NMOS晶体管。
9. 一种输出驱动器电路，其具有多个相连的驱动器，每个驱动器具有 连接到第二类型的晶体管的第一类型的晶体管，用于在其间提供输出驱动信 号；以及至少一个去耦合电容器，所述输出驱动器电路包括适于连接到第一电源电压的多个第一电源电压节点和适于连接到第二电 源电压的多个第二电源电压节点；以及在每个奇数驱动器上，所述第一类型的晶体管由在与所述第二类型的晶 体管的连接处公共相连、但是分别连接到不同的第 一 电源电压节点的两个晶 体管组成。
10. 如权利要求9所述的电路，其中在每个偶数驱动器上，所述第二类 型的晶体管由在与所述第一类型的晶体管的连接处公共相连、但是分别地连 接到不同的第二电源电压节点的两个晶体管组成。
11. 如权利要求9所述的电路，其中所述第一类型的晶体管是PMOS, 而所述第二类型的晶体管是NMOS。
12. 如权利要求9所述的电路，其中每个驱动器包括两个去耦合电容器，一个在上游， 一个在下游。
13. 如权利要求9所述的电路，其中在每个奇数驱动器上的两个晶体管的每一个晶体管的尺寸大约是所述第一类型的晶体管的尺寸的一半。
14. 如权利要求IO所述的电路，其中在每个偶数驱动器上的两个晶体管 的每一个晶体管的尺寸大约是所述第二类型的晶体管的尺寸的一半。
15. 如权利要求9所述的电路，其中组成所述第一类型的晶体管的两个 晶体管中的 一个晶体管连接到与所述奇数驱动器的下游连接的第 一 电源电压 节点，而所述两个晶体管中的另一个晶体管连接到与所述奇数驱动器的上游 连接的第一电源电压节点。
16. 如权利要求IO所述的电路，其中组成所述第二类型的晶体管的两个 晶体管中的 一个晶体管连接到与所述偶数驱动器的下游连接的第二电源电压 节点，而所述两个晶体管中的另 一个晶体管连接到与所述偶数驱动器的上游 连接的第二电源电压节点。
17. 如权利要求9所述的电路，其中所述两个晶体管的合计电流驱动与 所述第 一类型的晶体管的电流驱动相同。
18. 如权利要求9所述的电路，其中第一电源电压节点连接到每个奇数 驱动器的下游，而第二电源电压节点连接到每个偶数驱动器的下游。
19. 一种驱动半导体存储器件的输出的方法，所述方法包括 对连接到 一对第二类型的晶体管的第 一类型的晶体管进行切换，以在其间提供输出驱动信号；利用与第一类型的晶体管和一对第二晶体管实质上并联连接的至少一个 电容器来去耦合所述输出驱动信号；以及通过设置多个电源电压节点来减小切换噪声，所述多个电源电压节点的 每一个适于连接到所述一对第二类型的晶体管中的一个。
20. 如权利要求19所述的方法，还包括对连接到第二类型的晶体管的一对第 一类型的晶体管进行切换，以在其 间提供输出驱动信号；利用与所述一对第一晶体管和第二晶体管实质上并联连接的至少一个电 容器来去耦合所述输出驱动信号；以及通过设置多个电源电压节点来减小切换噪声，所述多个电源电压节点的 每一个适于连接到所述一对第一类型的晶体管中的一个。
全文摘要
提供一种输出驱动器、存储器件及相应方法。输出驱动器具有两个晶体管，其漏极共同连接在一起，而两个晶体管的两个源极的每一个连接到单独的相同极性电源的电源节点，该输出驱动器还具有连接到每个源极的去耦合电容器；所述存储器件具有带有多个相连的驱动器的输出驱动器，每个驱动器具有连接到第二类型的晶体管的第一类型的晶体管以在其间提供输出驱动信号、以及至少一个去耦合电容器，输出驱动器电路具有适于连接到第一电源电压的多个第一电源电压节点和适于连接到第二电源电压的多个第二电源电压节点，并且在每个奇数驱动器，第一类型的晶体管由在与第二类型的晶体管的连接处共同相连、但是分别连接到不同的第一电源电压节点的两个晶体管组成。
文档编号G11C7/16GK101145388SQ20071015431
公开日2008年3月19日 申请日期2007年9月17日 优先权日2006年9月15日
发明者郑有喆 申请人:三星电子株式会社