专利名称：静态随机存取存储单元的制作方法
技术领域：
本发明涉及一种集成电路设计，特别涉及一种低操作电压的静态随机存 取存储器。
背景技术：
静态随机存取存储器(SRAM)常被用于计算机系统中暂时储存数据。只 要持续有电源提供，SRAM可保持其存储状态而不需要任何数据更新的操 作。SRAM装置包括由"单元"组成的阵列，每个单元可存储一 "位"数据。 典型的SRAM单元可包括两个交叉耦接的反相器以及耦接反相器至两条互 补位线的两个存取晶体管。两个存取晶体管是由字符线控制以选择读或写操 作所需的单元。在读取操作时，存取晶体管导通，以允许保留在交叉耦接的 反相器的储存节点的电荷可通过位线与反相位线读取。在写入操作时，存取 晶体管导通并且位线或反相位线的电压提高至一定程度的电压电平，以决定 单元的存储状态。
图1显示六晶体管SRAM单元100。SRAM单元100包括PMOS晶体管 102与104，以及NMOS晶体管106、 108、 110与112。 PMOS晶体管102 的源极耦接至一电压源V(x，且PMOS晶体管102的漏极耦接至NMOS晶 体管106的漏极。PMOS晶体管104的源极耦接至电压源Vcc，且PMOS晶 体管104的漏极耦接至NMOS晶体管108的漏极。NMOS晶体管106与108 的源极耦接至一互补电压源，如接地或V-ss。 PMOS晶体管102与NMOS 晶体管106的栅极耦接至一储存节点114，储存节点114还耦接至PMOS晶 体管104与NMOS晶体管108的漏极。PMOS晶体管104与NMOS晶体管 108的栅极耦接至一储存节点116，储存节点116还耦接至PMOS晶体管102 与NMOS晶体管106的漏极。NMOS晶体管110耦接储存节点116至一位 线BL, NMOS晶体管112耦接储存节点114至一反相位线BLB。 NMOS晶 体管110与112的栅极都由一字符线WL控制。当字符线WL的电压为逻辑 1时，NMOS晶体管110与112会导通并且允许一位的数据通过位线BL或
反相位线BLB读取自或写入储存节点114与116。
六晶体管SRAM单元100的一个缺点为它需要相对高的操作电压Vdd， 其成为了设计下一代SRAM的瓶颈。随着半导体工艺技术的进步，集成电路 的尺寸变的更小，并且它的电压源Vcc的电压电平变得更低以降低功率消耗。 然而，由于传统SRAM单元100的操作电压Vdd必须维持在一定程度的电压 电平，使得SRAM单元的操作电压成为了设计具有低电压源Vcc的下一代 SRAM的瓶颈。
图2显示传统双端口 SRAM单元200， SRAM单元200包括PMOS晶体 管202与204，以及NMOS晶体管206、 208、 210、 212、 214与216。在写 入操作时，NMOS晶体管210与212导通以允许逻辑1或0被写入储存节点 218与220。在读取操作时，NMOS晶体管216导通并且读取位线(ReadBL) 预先充电至一高电压。若储存节点218为高电压电平，NMOS晶体管214将 被导通并且读取位线(ReadBL)的电压电平将被拉低。若储存节点218为低电 压电平，NMOS晶体管214将不会导通并且读取位线(ReadBL)的电压电平将 保持在高电压。
熟悉集成电路设计的技术人员都知道，虽然供应给读取字符线(Read WL) 和读取位线(Read BL)的操作电压电平可低于供应给传统六晶体管SRAM单 元的操作电压电平，但供应给写入字符线(Write WL)和写入位线(Write BL) 和电压源(VJ的操作电压电平不可大幅度地降低。因此，需要一种改进的 SRAM单元设计，使其在读取或写入操作时可操作于低电压电平。
发明内容
本发明揭示一种具有相对低操作电压的SRAM单元，根据本发明的一实 施例， 一种SRAM单元包括第一PMOS晶体管，其源极耦接至电压源； 第二 PMOS晶体管，其源极耦接至电压源、漏极耦接至第一 PMOS晶体管 的栅极，以及栅极耦接至第一PMOS晶体管的漏极；第一写入切换模块，耦 接于第一PMOS晶体管与互补电压源之间；第二写入切换模块，耦接于第二 PMOS晶体管与互补电压源之间；以及读取切换模块，耦接于第一PMOS晶 体管的栅极与读取位线之间，其中第一写入切换模块、第二写入切换模块以 及读取切换模块分别受控以读取或写入一逻辑值自或至位于第一 PMOS晶
体管与第二PMOS晶体管的漏极的多个储存节点。
根据本发明的一实施例， 一种静态随机存取存储单元，包括 一第一
PMOS晶体管，具有耦接至一电压源的一源极； 一第二PMOS晶体管，具有 耦接至上述电压源的一源极、耦接至上述第一PMOS晶体管的一栅极的一漏 极，以及耦接至上述第一PMOS晶体管的一漏极的一栅极； 一第一写入切换 模块，耦接于上述第一PMOS晶体管与一互补电压源之间； 一第二写入切换 模块，耦接于上述第二PMOS晶体管与上述互补电压源之间； 一第一读取切 换模块，耦接于上述第一PMOS晶体管的上述栅极与一读取位线之间；以及
一第二读取切换模块，耦接于上述第二PMOS晶体管的上述栅极与一反相读
取位线之间，其中上述第一写入切换模块、上述第二写入切换模块、上述第 一读取切换模块以及上述第二读取切换模块分别受控以读取或写入一逻辑
值自或至位于上述第一 PMOS晶体管的上述漏极与上述第二 PMOS晶体管 的上述漏极的多个储存节点。
根据本发明的一实施例， 一种静态随机存取存储单元，包括 一第一
PMOS晶体管，具有耦接至一电压源的一源极； 一第二PMOS晶体管，具有 耦接至上述电压源的一源极、耦接至上述第一 PMOS晶体管的一栅极的一漏
极，以及耦接至上述第一PMOS晶体管的一漏极的一栅极； 一第一写入切换
模块，耦接于上述第一PMOS晶体管与一互补电压源之间，并且受控于一写 入字符线与一写入位线； 一第二写入切换模块，耦接于上述第二PMOS晶体 管与上述互补电压源之间，并且受控于上述写入字符线与一反相写入位线； 以及一读取切换模块，耦接于上述第一PMOS晶体管的上述栅极与一读取位 线之间，并且受控于一读取字符线，其中上述第一写入切换模块、上述第二 写入切换模块以及上述读取切换模块分别受控以读取或写入一逻辑值自或 至位于上述第一 PMOS晶体管的上述漏极与上述第二 PMOS晶体管的上述 漏极的多个储存节点，并且其中在一布局图中，上述读取位线、上述写入位 线以及上述反相写入位线被安排沿着一第一方向配置，而上述写入字符线与 上述读取字符线被安排沿着一第二方向配置。
图1显示六晶体管的SRAM单元。
图2显示传统的双端口 SRAM单元。 图3显示根据本发明的一实施例的八晶体管SRAM单元。 图4显示根据本发明的一实施例的SRAM单元。 图5为根据本发明的一实施例显示图3所示的SRAM单元的布局图。 图6为根据本发明的另一实施例显示图3所示的SRAM单元的布局图。 图7为根据本发明的一实施例显示图4所示的SRAM单元的布局图。 图8为根据本发明的另一实施例显示图4所示的SRAM单元的布局图。 其中，附图标记说明如下-100、 200、 300、 400 SRAM单元； 102、 104、 202、 204、 302、 304 PMOS晶体管； 106、 108、 110、 112、 206、 208、 210、 212、 214、 216、 314、 316、 318、 320、 322、 324、 406、 408、 412、 414 NMOS晶体管；
114、 116、 218、 220、 310、 312、 410、 416 储存节点;
306、 308 写入开关模块；
307、 402、 404 读取开关模块；
500、 600、 700、 800 布局501、 601、 701、 801 单位单元；
BL 位线；
BLB 反相位线； Read BL 读取位线； Read BLB 反相读取位线； Read WL 读取字符线；
V-cc、 V-ss 电压源；
WL 字符线； Write BL 写入位线； Write BLB 反相写入位线； Write WL 写入字符线。
具体实施例方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几
个优选实施例，并配合所附附图，作详细说明如下 实施例
图3为根据本发明的一实施例显示八晶体管SRAM单元300。 SRAM单 元300包括PMOS晶体管302与304，写入开关模块306与308以及读取开 关模块307。 PMOS晶体管302的一源极耦接至一电压源Vcc，并且PMOS 晶体管302的一漏极耦接至写入开关模块306，写入开关模块306还耦接至 互补电压源，例如接地或Vss。 PMOS晶体管304的一源极耦接至一电压源 Vcc，并且PMOS晶体管304的一漏极耦接至写入开关模块308，写入开关 模块308还耦接至互补电压源。PMOS晶体管302的栅极耦接至PMOS晶体 管304的漏极，形成一储存节点310。 PMOS晶体管304的栅极耦接至PMOS 晶体管302的漏极，形成一储存节点312。
写入开关模块306包括NMOS晶体管314与316串联耦接于储存节点 312与互补电压源之间。NMOS晶体管314的一漏极耦接至储存节点312， NMOS晶体管314的一源极耦接至NMOS晶体管316的一漏极，并且NMOS 晶体管314的一栅极耦接至一写入位线(Write BL)。 NMOS晶体管316的一 源极耦接至互补电压源，并且NMOS晶体管316的一栅极耦接至一写入字符 线(WriteWL)。相同地，写入开关模块308包括NMOS晶体管318与320串 联耦接于储存节点310与互补电压源之间。NMOS晶体管318的一漏极耦接 至储存节点310， NMOS晶体管318的一源极耦接至NMOS晶体管320的一 漏极，并且NMOS晶体管318的一栅极耦接至一反相写入位线(Write BLB)。 NMOS晶体管320的一源极耦接至互补电压源，NMOS晶体管320的一栅极 耦接至写入字符线(Write WL)。读取开关模块307包括NMOS晶体管322与 324串联耦接于储存节点310与互补电压源之间。NMOS晶体管322的一源 极耦接至互补电压源，NMOS晶体管322的一栅极耦接至储存节点310。 NMOS晶体管324的一源极耦接NMOS晶体管322的一漏极，NMOS晶体 管324的一漏极耦接至读取位线(Read BL)，并且NMOS晶体管324的一栅 极耦接至读取字符线(Read WL)。
在写入周期，NMOS晶体管324不会导通并且写入字符线(Write WL)上 的电压会提高至一既定电平以导通NMOS晶体管316与320。根据节点310 与312是否被选择以设定一既定逻辑值，使得仅写入位线(Write BL)与反相
写入位线(Write BLB)之一可确定导通NMOS晶体管314与318之一。假设 NMOS晶体管314导通而NMOS晶体管318不导通，节点312会被拉至互 补电压源，因此导通PMOS晶体管304。于是节点310开始充电而节点312 开始放电。在每个一写入周期的最后，NMOS晶体管316与320不会导通， 使得节点310与312可保持其存储状态。
在读取操作中，NMOS晶体管316与320不会导通，读取位线(ReadBL) 会预先充电至一高电压状态，并且读取字符线(Read WL)上的电压会提高至 一既定电平以导通NMOS晶体管324。若节点310在一高电压状态，NMOS 晶体管322会被导通，因此读取位线(ReadBL)会被拉至互补电压源。若节点 310在一低电压状态，NMOS晶体管322不会被导通，因此读取位线(ReadBL;) 可保持高电压状态。节点310上的存储状态可通过检测读取位线(Read BL) 上的信号而决定。
以上所介绍的SRAM单元结构的一优点为其操作电压可大幅度降低至 低于传统SRAM单元。NMOS晶体管314、 316、 318、 320、 322以及324 的临界电压可设计为远低于PMOS晶体管302与304的临界电压。在此实施 例中，NMOS晶体管的临界电压绝对值低于PMOS晶体管的临界电压绝对值 至少100mV。因此写入字符线(Write WL)上、写入位线(Write BL)上、反相 写入位线(Write BLB)上以及读取字符线(Read WL)上的操作电压在读取与写 入的周期可设定在一非常低的电压电平。因此以上所介绍的SRAM单元可操 作于一低操作电压，从而降低其功率消耗。
以上所介绍的SRAM单元结构的另一优点为保存在储存节点312与310 上的电荷在读取周期中不会不稳定。如图中所示，电荷被保存于PMOS晶体 管302的栅极、PMOS晶体管304的漏极、NMOS晶体管318的漏极以及 NMOS晶体管322的栅极。换言之，在保存在储存节点310中的电荷不会通 过读取位线(ReadBL)放电。因此，保存在储存节点312与310上的电荷在读 取周期中不会不稳定
图4为根据本发明的一实施例显示一 SRAM单元400。图3中所示的 SRAM单元300与图4中所示的SRAM单元400之间的最大差异为SRAM 单元400包括两个读取切换模块402与404。读取切换模块402包括NMOS 晶体管406与408串联耦接于储存节点410与互补电压源之间。NMOS晶体
管406具有一源极耦接至互补电压源，以及一栅极耦接至储存节点410。 NMOS晶体管408具有一源极耦接至NMOS晶体管406的漏极， 一漏极耦 接至一读取位线(Read BL)，以及一栅极耦接至一读取字符线(Read WL)。同 样地，读取开关模块402包括NMOS晶体管412与414串联耦接于储存节点 416与互补电压源之间。NMOS晶体管412具有一源极耦接至互补电压源， 以及一栅极耦接至储存节点416。 NMOS晶体管414具有一源极耦接至 NMOS晶体管412的漏极， 一漏极耦接至一读取位线(ReadBL)，以及一栅极 耦接至一读取字符线(Read WL)。由于在储存节点410与416的存储状态互 为反相，在读取位线(ReadBL)与反相读取位线(ReadBLB)上的读取信号也互 为反相。
图5为根据本发明的一实施例显示图3中具有多条位线与字符线的 SRAM单元300的布局图500。在布局图500中，写入位线(Write BL)、读取 位线(Read BL)、电压供应线V-cc以及反相写入位线(Write BLB)安排成在同 一金属层中沿着相同方向并跨越单位单元501孔距配置，而写入字符线(Write WL)与读取字符线(Read WL)被安排成在另一金属层中沿着另一方向配置。这 样的安排可降低因縮短位线造成的耦合效应以及在传导线之间的屏蔽效应。
图6为根据本发明的另一实施例显示图3中具有多条位线与字符线的 SRAM单元300的布局图600。在布局图600中，写入位线(Write BL)、读取 位线(Read BL)、电压供应线Vcc以及反相写入位线(Write BLB)安排成在同一 金属层中沿着相同方向并跨越单位单元601孔距配置，而写入字符线(Write WL)与读取字符线(Read WL)被安排成在另 一金属层中沿着另 一方向配置。这 样的安排可降低因縮短位线造成的耦合效应以及在传导线之间的屏蔽效应。
图7为根据本发明的一实施例显示图4中具有多条位线与字符线的 SRAM单元400的布局图700。在布局图700中，写入位线(Write BL)、读取 位线(ReadBL)、电压供应线Vcc、反相读取位线(Read BLB)以及反相写入位 线(Write BLB)安排成在同一金属层中沿着相同方向并跨越单位单元601孔距 配置，而写入字符线(Write WL)与读取字符线(Read WL)被合并为单一传导线 并且在另一金属层中沿着另一方向配置。这样的安排可降低因縮短位线造成 的耦合效应以及在传导线之间的屏蔽效应。
图8为根据本发明的另一实施例显示图4中具有多条位线与字符线的
SRAM单元400的布局图800。在布局图800中，写入位线(Write BL)、读取 位线(Read BL)、电压供应线Vcc以及反相写入位线(Write BLB)安排成在同一 金属层中沿着相同方向并跨越单位单元801孔距配置，而写入字符线(Write WL)与读取字符线(Read WL)被安排成在另 一金属层中沿着另 一方向配置。这 样的安排可降低因縮短位线造成的耦合效应以及在传导线之间的屏蔽效应。
上述说明提供了本发明许多不同的实施例用以实施本发明的不同特征。 特定实施例的元件以及程序的揭示是用来帮助说明本发明的。当然，仅为实 施例，不可用以限制本发明于权利要求所定义的范围。
本发明虽以优选实施例揭示如上，然而其并非用以限定本发明的范围， 任何熟悉此项技术的技术人员，在不脱离本发明的精神和范围内，当可做些 许的变动与润饰，因此本发明的保护范围应当视后附的权利要求书为准。
权利要求
1.一种静态随机存取存储单元，包括一第一PMOS晶体管，具有耦接至一电压源的一源极；一第二PMOS晶体管，具有耦接至上述电压源的一源极、耦接至上述第一PMOS晶体管的一栅极的一漏极，以及耦接至上述第一PMOS晶体管的一漏极的一栅极；一第一写入切换模块，耦接于上述第一PMOS晶体管与一互补电压源之间；一第二写入切换模块，耦接于上述第二PMOS晶体管与上述互补电压源之间；以及一读取切换模块，耦接于上述第一PMOS晶体管的上述栅极与一读取位线之间，其中上述第一写入切换模块、上述第二写入切换模块以及上述读取切换模块分别受控以读取或写入一逻辑值自或至位于上述第一PMOS晶体管的上述漏极与上述第二PMOS晶体管的上述漏极的多个储存节点。
2. 如权利要求1所述的静态随机存取存储单元，其特征是当上述第一写 入切换模块导通时，上述第二写入切换模块不导通。
3. 如权利要求2所述的静态随机存取存储单元，其特征是上述第一写入 切换模块包括一第一NMOS晶体管与一第二NMOS晶体管，上述第一NMOS 晶体管具有耦接至上述第一 PMOS晶体管的上述漏极的一漏极，与受控于一 写入位线的一栅极，上述第二 NMOS晶体管具有耦接至上述第一 NMOS晶 体管的一源极的一漏极、耦接至上述互补电压源的一源极，以及受控于一写 入字符线的一栅极。
4. 如权利要求3所述的静态随机存取存储单元，其特征是上述第二写入 切换模块包括一第三NMOS晶体管与一第四NMOS晶体管，上述第三NMOS 晶体管具有耦接至上述第二 PMOS晶体管的上述漏极的一漏极，与受控于一 反相写入位线的一栅极,上述第四NMOS晶体管具有耦接至上述第三NMOS 晶体管的一源极的一漏极、耦接至上述互补电压源的一源极，以及受控于上 述写入字符线的一栅极。
5. 如权利要求4所述的静态随机存取存储单元，其特征是上述第一 NMOS晶体管、上述第二NMOS晶体管、上述第三NMOS晶体管以及上述第四NMOS晶体管具有一临界电压，其低于上述第一 PMOS晶体管与上述 第二PMOS晶体管的临界电压至少100mV。
6. 如权利要求4所述的静态随机存取存储单元，其特征是在写入操作中， 上述第二 NMOS晶体管与上述第四NMOS晶体管为导通，并且上述第一 NMOS晶体管与上述第三NMOS晶体管之一为导通。
7. 如权利要求1所述的静态随机存取存储单元，其特征是上述读取切换 模块包括一第五NMOS晶体管与一第六NMOS晶体管，上述第五NMOS晶 体管具有耦接至上述互补电压源的一源极，以及耦接至上述第一 PMOS晶体 管的上述栅极与上述第二 PMOS晶体管的上述漏极的一栅极，上述第六 NMOS晶体管具有耦接至上述第五NMOS晶体管的一漏极的一源极、耦接 至上述读取位线的一漏极，以及受控于一读取字符线的一栅极，其中上述第 六NMOS晶体管于读取操作时导通。
8. —种静态随机存取存储单元，包括 一第一PMOS晶体管，具有耦接至一电压源的一源极； 一第二PMOS晶体管，具有耦接至上述电压源的一源极、耦接至上述第一 PMOS晶体管的一栅极的一漏极，以及耦接至上述第一 PMOS晶体管的 一漏极的一栅极；一第一写入切换模块，耦接于上述第一PMOS晶体管与一互补电压源之间；一第二写入切换模块，耦接于上述第二PMOS晶体管与上述互补电压源 之间；一第一读取切换模块，耦接于上述第一PMOS晶体管的上述栅极与一读 取位线之间；以及一第二读取切换模块，耦接于上述第二PMOS晶体管的上述栅极与一反 相读取位线之间，其中上述第一写入切换模块、上述第二写入切换模块、上 述第一读取切换模块以及上述第二读取切换模块分别受控以读取或写入一 逻辑值自或至位于上述第一 PMOS晶体管的上述漏极与上述第二 PMOS晶 体管的上述漏极的多个储存节点。
9. 如权利要求8所述的静态随机存取存储单元，其特征是上述第一写入 切换模块包括一第一NMOS晶体管与一第二NMOS晶体管，所述第一NMOS晶体管与第二 NMOS晶体管串联于上述第一 PMOS晶体管的上述漏极与上 述互补电压源之间，上述第一 NMOS晶体管具有受控于一写入位线的一栅 极，上述第二NMOS晶体管具有受控于一写入字符线的一栅极。
10. 如权利要求9所述的静态随机存取存储单元，其特征是上述第二写入 切换模块包括一第三NMOS晶体管与一第四NMOS晶体管，所述第三NMOS 晶体管与第四NMOS晶体管串联于上述第二 PMOS晶体管的上述漏极与上 述互补电压源之间，上述第三NMOS晶体管具有受控于一反相写入位线的一 栅极，上述第四NMOS晶体管具有受控于上述写入字符线的一栅极。
11. 如权利要求9所述的静态随机存取存储单元，其特征是在写入操作 中，上述第二 NMOS晶体管与上述第四NMOS晶体管为导通，并且上述第 一NMOS晶体管与上述第三NMOS晶体管之一为导通。
12. 如权利要求8所述的静态随机存取存储单元，其特征是上述第一读取 切换模块包括一第五NMOS晶体管与一第六NMOS晶体管，所述第五NMOS 晶体管与第六NMOS晶体管串联于上述读取位线与上述互补电压源之间，上 述第五NMOS晶体管具有耦接至上述第一 PMOS晶体管的上述栅极的一栅 极，上述第六NMOS晶体管具有受控于一读取字符线的一栅极。
13. 如权利要求12所述的静态随机存取存储单元，其特征是上述第二读 取切换模块包括一第七NMOS晶体管与一第八NMOS晶体管，所述第七 NMOS晶体管与第八NMOS晶体管串联于上述反相读取位线与上述互补电 压源之间，上述第七NMOS晶体管具有耦接至上述第二 PMOS晶体管的上 述栅极的一栅极，上述第八NMOS晶体管具有受控于上述读取字符线的一栅 极。
14. 一种静态随机存取存储单元，包括 一第一PMOS晶体管，具有耦接至一电压源的一源极； 一第二PMOS晶体管，具有耦接至上述电压源的一源极、耦接至上述第一 PMOS晶体管的一栅极的一漏极，以及耦接至上述第一 PMOS晶体管的 一漏极的一栅极；一第一写入切换模块，耦接于上述第一PMOS晶体管与一互补电压源之 间，并且受控于一写入字符线与一写入位线；一第二写入切换模块，耦接于上述第二PMOS晶体管与上述互补电压源之间，并且受控于上述写入字符线与一反相写入位线；以及一读取切换模块，耦接于上述第一PMOS晶体管的上述栅极与一读取位 线之间，并且受控于一读取字符线，其中上述第一写入切换模块、上述第二 写入切换模块以及上述读取切换模块分别受控以读取或写入一逻辑值自或 至位于上述第一 PMOS晶体管的上述漏极与上述第二 PMOS晶体管的上述 漏极的多个储存节点，并且其中在一布局图中，上述读取位线、上述写入位 线以及上述反相写入位线被安排沿着一第一方向配置，而上述写入字符线与 上述读取字符线被安排沿着一第二方向配置。
15.如权利要求14所述的静态随机存取存储单元，其特征是上述写入位 线、上述读取位线以及上述反相读取位线大体互相平行，上述写入字符线与 上述读取字符线大体互相平行。
全文摘要
本发明提供一种静态随机存取存储单元，其包括第一PMOS晶体管，其源极耦接至电压源；第二PMOS晶体管，其源极耦接至电压源、漏极耦接至第一PMOS晶体管的栅极，以及栅极耦接至第一PMOS晶体管的漏极；第一写入切换模块，耦接于第一PMOS晶体管与互补电压源之间；第二写入切换模块，耦接于第二PMOS晶体管与互补电压源之间；以及读取切换模块，耦接于第一PMOS晶体管的栅极与读取位线之间，其中第一写入切换模块、第二写入切换模块以及读取切换模块分别受控以读取或写入一逻辑值自或至位于第一PMOS晶体管与第二PMOS晶体管的漏极的多个储存节点。
文档编号G11C11/412GK101174455SQ20071015435
公开日2008年5月7日 申请日期2007年9月26日 优先权日2006年9月27日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司