专利名称：抑制寄生电荷积累的非易失性存储器件及其操作方法
技术领域：
本申请涉及集成电路存储器件，且更具体地涉及非易失性存储器 件以及操作非易失性存储器件的方法。
背景技术：
一类非易失性存储器件包括电可擦除可编程只读存储器 (EEPROM)，其可用在包括嵌入式应用和大容量存储应用的很多应 用中。在典型的嵌入式应用中，例如在可能需要快速随机存取读取时 间的情况下，EEPROM器件可用于在个人计算机或移动电话中提供代 码存储。典型的大容量存储应用包括需要高容量和低成本的存储卡应 用。
一种类别的EEPROM器件包括NAND型快闪存储器，其可以对 其他形式的非易失性存储器提供低成本和高容量替选物。图1A示出在 其中具有多个NAND型串的传统快闪存储阵列10。这些NAND型串中 的每个包括多个EEPROM单元，其可与各个偶数和奇数位线(BL0_e、 BL0—o、、 BLn_e、 BLn_o)相关联。这些位线连接到其中具有多个 缓冲电路(PB0、…、PBn)的页缓冲器12。每个EEPROM单元都包 括浮置栅电极(或者电荷俘获层)和电连接到各个字线(WL0、WL1、…、 WLn)的控制栅电极。在读取和编程操作期间通过将串选择线(SSL) 驱动为逻辑1电压来使能对每个NAND串的存取。每个NAND串也包 括各个接地选择晶体管，其电连接到接地选择线(GSL)。如图IB中所示，在图1A的快闪存储阵列10中的EEPROM单元 可以是支持单编程状态的单元。仅支持单编程状态的EEPROM单元通 常被称作单电平单元(SLC)。特别是，SLC可支持可将其处理为逻辑 1存储值的擦除状态和可将其处理为逻辑O存储值的编程状态。当被擦 除时SLC可具有负的阈值电压(Vth)(例如一3V〈VtlK: — lV)以及 当被编程时其可具有正的阈值电压(例如lV<Vth<3V)。该编程状 态可通过将位线BL设置为0值(例如0伏特)、将编程电压(Vpgm) 施加到所选EEPROM单元以及将通过电压(Vpass)施加到该串中未 选择的EEPROM单元来实现，如图1C中所示。此外，在编程期间， NAND串可通过将正电压(例如电源电压Vdd)施加到串选择线(SSL) 以及将接地电压(例如0伏特)施加到接地选择线(GSL)来使能。
此外，EEPROM单元的编程状态或擦除状态可通过对所选单元执 行读取操作来检测。如图1D中所示，NAND串当所选单元处于擦除状 态以及所选字线电压(例如0伏特)大于所选单元的阈值电压时将进 行操作以放电预充电的位线BL。但是，当所选单元处于编程状态时， 由于所选字线电压(例如0伏特)小于所选单元的阈值电压及所选单 元保持"关断"，所以对应的NAND串将为预充电位线BL提供开路。 NAND型快闪存储的其他方面在11月(1997) ， IEEE Journal of Solid-State Cirtuits， Vol32,No.ll,pp1748—1757， Jung等人的题目为"A 3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology(使用NAND快闪存储技术的A 3.3伏 特单电源16 — Mb非易失性虚拟DRAM)"论文中公开，其公开内容通 过引用结合于此。
图2A是传统电荷俘获快闪(CTF)存储阵列10'的电路示意图， 该快闪存储阵列在其中具有电耦合到各个位线BL()-BLm的电荷俘获存 储单元的多个NAND型串。阵列IO'中的每个NAND型串包括串选择 晶体管、多个存储单元晶体管以及接地选择晶体管。串选择晶体管响应在串选择线SSL上所提供的串选择信号以及接地选择晶体管响应在
接地选择线GSL上所提供的接地选择信号。接地选择晶体管的源极端 子连接到共用源极线CSL，其以接地参考电势(例如GND二Vss二O伏 特)偏置，以及串选择晶体管的漏端子连接到各个位线。在阵列10'内 的每行存储单元晶体管电耦合到对应的字线(示出为WL()-WLJ 。
图2B是在阵列10'内的晶体管的NAND型串的横截面图。这些晶 体管形成在半导体区域110内，其可以是半导体衬底内的P阱区(PW)。 该半导体区域110与晶体管源/漏区140形成整流结。该多层电荷俘 获层120提供在半导体区110的表面上。该多层电荷俘获层120包括 遂道层122、电荷存储层124以及阻挡层126。正如所示出的，串选择 线、接地选择线以及字线可以被形成为在多层电荷俘获层120上延伸 的金属化图案130。在每个NAND型串内的串选择晶体管和接地选择 晶体管可被配置成如Lee等人的题目为"Method of Fabricating A Non-Volatile Memory Device With a String Select Gate(制造具有串选择 栅的非易失性存储器件的方法)"的美国专利6，881，626的图2、 5 — 6 和10中所公开的，其公幵内容通过引用结合于此。
层间绝缘层145提供在金属化图案130上。该层间绝缘层145可 被图案化以在其中限定暴露串选择晶体管的对应的漏区140的位线开 口。这些开口填充有位线塞150，其电连接到对应的位线BL。类似地， 可以是多个绝缘层的复合的层间绝缘层145包括共用源极线CSL，所 述公共源极线CSL电连接到在存储阵列IO'内的接地选择晶体管的对 应的源区140。 CTF存储阵列lO'的这些和其他方面也在Lee等人的美 国专利No.6,774,433中公开，其公开内容通过引用结合于此。电荷俘 获快闪(CTF)存储单元也在Kang等人的美国专利No.7,126,185以及 Sim等人的美国专利公开No.2006/0171209中公开。
发明内容
根据本发明实施例操作非易失性存储器件的方法通过在快闪擦除操作期间减小边缘场强度抑制在电荷俘获层内的寄生电荷积累。根据 这些实施例中的一些，操作电荷俘获非易失性存储器件的方法包括， 通过选择性地擦除第一串非易失性存储单元中的第一多个非易失性存 储单元以及随后选择性地擦除第一串非易失性存储单元中与第一多个 非易失性存储单元相交替的第二多个非易失性存储单元，来擦除第一
串非易失性存储单元(例如电荷俘获存储单元的NAND型串)的操作。 特别是，顺序的擦除操作可包括在抑制擦除第二多个非易失性存储单 元的阻断条件下，在偏置第二多个非易失性存储单元的同时擦除第一 多个非易失性存储单元。该操作组合之后在抑制擦除第一多个非易失 性存储单元的阻断条件下在偏置第一多个非易失性存储单元的同时擦 除第二多个非易失性存储单元。
根据本发明的另一实施例，第一串非易失性存储单元设置在第一 导电类型(例如口袋型p阱区)的半导体阱区中，以及擦除第一多个 非易失性存储单元包括以不同电压偏置与第一和第二多个非易失性存 储单元相关联的字线，使得与第一多个非易失性存储单元相关联的字 线和半导体阱区之间的电压差大于与第二多个非易失性存储单元相关
联的字线和半导体阱区之间的电压差。
本发明的又一实施例包括其中具有电荷俘获存储单元阵列的非易 失性存储器件。该电荷俘获存储单元阵列电耦合到在阵列中电荷俘获 存储单元的对应沟道区上方延伸的多个功能字线，以及分别在对应的
功能字线对之间延伸的多个虚拟字线。特别是，虚拟字线可与阵列中 电荷俘获存储单元对应的源/漏区相反地延伸。这些实施例也包括被 配置成在擦除非易失性存储单元阵列的操作期间，分别以不相同的擦 除电压和阻断电压驱动多个功能字线和多个虚拟字线的字线驱动器。 在本发明的替选实施例中，多个虚拟字线可被配置成相对于功能字线
电"浮置"。
本发明的另外实施例包括通过以第一电压偏置与第一电荷俘获存
10储单元相关联的第一字线擦除串内的至少第一电荷俘获存储单元的方 法，该第一电压具有足以建立或超出第一字线和第一电荷俘获存储单 元的沟道区之间的临界擦除电压的量值。偏置第一字线的步骤与以较 低量值的第二电压偏置与第二电荷俘获存储单元相关联的第二字线同 时执行，该第二电荷俘获存储单元与第一电荷俘获存储单元直接邻近 延伸。该第二电压不足以建立第二电荷俘获存储单元的第二字线和沟 道区之间的临界擦除电压。在这些同时发生的步骤之后，执行操作以 通过在以第二电压偏置第一字线的同时以第一电压偏置第二字线来擦 除第二电荷俘获存储单元。
图1A是其中具有EEPROM单元的NAND型串的传统非易失性存 储器件的电路示意图IB是示出根据现有技术被擦除和被编程EEPROM单元的相关 阈值电压的图1C是示出编程偏置条件的EEPROM单元的NAND型串的电路 示意图ID示出根据现有技术在从被擦除EEPROM单元和被编程 EEPROM单元中读取数据的操作期间NAND型串中的电流；
图2A是其中具有电荷俘获存储单元的多个NAND型串的传统存 储阵列电路示意图2B是通过图2A示出的电荷俘获存储单元的NAND型串的横截
面图3A是示出在编程存储单元的操作期间在存储单元电荷俘获层 内的电子积累的电荷俘获存储单元的一部分NAND型串的横截面图3B是示出擦除NAND型串的操作前一半时间的电荷俘获存储 单元的一部分NAND型串的横截面图3C是示出擦除NAND型串的操作后一半时间的电荷俘获存储 单元的一部分NAND型串的横截面图4A—4F是示出在擦除CTF存储单元NAND型串的操作期间的字线和P阱偏置条件的时序图5A是根据本发明的实施例其中具有电荷俘获快闪(CTF)存储 单元的多个NAND型串的存储阵列电路示意图5B是图5A示出的CTF存储单元的NAND型串的横截面图6A是根据本发明实施例的存储器件的框图6B是示出图6A的电压产生器实施例的框图6C是示出图6A的电压产生器实施例的框图7A是根据本发明实施例的存储卡的框图7B是根据本发明实施例的存储系统的框图。
具体实施例方式
现在将参考附图更加全面地描述本发明，附图中示出了本发明的 优选实施例。但是，本发明可体现为很多不同的形式且不理解为其限 于在此列出的实施例；而是，提供这些实施例以使本公开更加全面和 透彻，且将本发明的范围完全传达给本领域技术人员。相似的附图标 记表示相似的元件。
现在参考图3A — 3C，本发明的第一实施例包括，通过选择性地擦 除第一串中的第一多个非易失性存储单元以及随后选择性地擦除第一 串中的第二多个非易失性存储单元，来擦除非易失性存储单元(例如 CTF存储单元)的第一NAND型串的操作。第二多个非易失性存储单 元可以以偶数一奇数顺序与第一多个非易失性存储单元交替。如图3B 一3C中所示，顺序擦除操作可包括在抑制擦除第二多个非易失性存储 单元的阻断状态下在偏置第二多个非易失性存储单元的同时擦除第一
多个非易失性存储单元。该操作组合之后在抑制擦除第一多个非易失 性存储单元的阻断状态下在偏置第一多个非易失性存储单元的同时擦
除第二多个非易失性存储单元。
特别地，图3A示出在编程所选CTF存储单元的传统操作期间在 所选CTF存储单元的电荷存储层124中的电子积累。如所示出的，通过以足够大的编程电压(VPGM)偏置所选CTF存储单元的字线130 (WLSEL)以及以预定电压(例如Vpw二0伏特)偏置P阱区110，电 子(e)从CTF存储单元的沟道区(例如P阱区110)传送到对应的电 荷存储层124。与这些操作同时地，用通过电压VpAss偏置NAND型串 内剩余未选CTF存储单元的字线130 (WLUNSEL)。该通过电压具有不 足以引起电子显著的转移到未选CTF存储单元的电荷存储层中的量
值。特别是，以编程电压VpcM偏置所选字线WLsEL导致在多层电荷俘
获层120中产生相对强的电场线FP1。相反，以各个通过电压Vpass偏 置剩余未选字线WLu^el导致在多层电荷俘获层120中产生相对弱的 电场线FP2。在这些条件下(VPGM —VPW) ) 〉 (VPASS —VPW)，以 及FP1〉FP2。
现在参考图3B，将描述根据本发明实施例与两步擦除操作的前一 半时间相关联的偏置条件。特别是，图3B示出在NAND型串中一半 CTF存储单元的电荷存储层124内的空穴积累。如所示出的，通过以 擦除电压(VERS)偏置所选CTF存储单元的"奇数"字线130 (WL。 以及以预定电压偏置P阱区110，空穴(h)从奇数CTF存储单元的沟 道区(例如P阱区110)传送到对应的电荷存储层124。擦除电压(V^s) 的量值足以建立或超出与足以擦除对应的CTF存储单元的电平相对应 的临界擦除电压。相反，通过以阻断电压(VBL0CK)偏置未选CTF存 储单元的"偶数"字线130 (WL2)来排除在NAND型串中偶数CTF 存储单元的电荷存储层124内显著的空穴积累。基于这些偏置条件， 与奇数字线相关联的电场线FE1将明显强于与偶数字线相关联的电场 线FE2且奇数CTF存储单元将变为被擦除的。
随后，如图3C所示的，提供NAND型串中CTF存储单元后一半 时间的电荷存储层124内的空穴积累，以完成多步骤(例如两步骤) 擦除操作。特别是，通过以擦除电压(VERS)偏置所选CTF存储单元 的"偶数"字线130 (WL2)以及以预定电压偏置P阱区110，空穴(h) 从偶数CTF存储单元的沟道区(例如P阱区110)传送到对应的电荷存储层124。通过以阻断电压(VBL0CK)偏置"奇数"字线130 (WL2) 排除奇数CTF存储单元的电荷存储层124内显著的空穴积累。基于这 些偏置条件，与偶数字线相关联的电场线FE2将强于与奇数字线相关 联的电场线FE1，且偶数CTF存储单元将变为被擦除的。
尽管不希望受任何理论限制，但是相信在多步骤擦除操作的第一 和后一半时间期间场线FE1和FE2强度的不对称性抑制了过多的空穴 传送到CTF存储单元的电荷存储层124中，且由此抑制可能另外发生 在对CTF存储单元的NAND型串执行很多重复的编程/擦除循环之后 的过擦除条件。特别是，相信当由场线FE1和FE2叠加导致的任何组 合电场变得过大时可以另外发生过多的空穴转移。因此，为了限制组 合电场的量值，执行两步骤的擦除操作使得在NAND型串正常操作寿 命期间由电场线FE1和FE2叠加导致的任何组合的电场都保持在不足 以引起过擦除条件的电平处。
图4A—4F是示出如针对图3B-3C所描述的在擦除CTF存储单元 的NAND型串的操作期间的字线和P阱偏置条件的时序图。特别是， 图4A示出在代表与两步骤擦除操作的前一半时间相关联的时间间隔 的时间间隔S2期间，奇数字线上的擦除电压(VERS)相对于p阱电压 (VPW)足够负，以引起NAND型串内奇数CTF存储单元的擦除，但 是在偶数字线上的阻断电压(VBL0CK)对引起偶数CTF存储单元的擦 除不足够负。因此，在时间间隔S2期间，I VERS_VPW I 〉 I VBL0CK —VPW I 。之后，在时间间隔S3期间，反转在偶数和奇数字线WL(l) 和WL(2)上的电压，从而引起在NAND型串内偶数CTF存储单元的擦 除。
图4B示出相对于图4A以在两步骤擦除操作期间实现CTF单元的 NAND型串的完全擦除的替选偏置条件。在时间间隔S2期间，擦除电 压Vem保持在0伏特且将p阱电压Vpw切换成正电压，从而引起奇数 CTF存储单元的擦除。阻断电压VBLcx:k也被切换成正电压电平以抑制偶数CTF存储单元的擦除。因此，在时间间隔S2期间，I VERS —VPW I 〉I VBU)CK—VPW I 。之后，在时间间隔S3期间，反转在偶数和奇数 字线WL(l)和WL(2)上的电压，从而引起在NAND型串内偶数CTF 存储单元的擦除。
图4C示出相对于图4A—4B以实现在两步骤擦除操作期间CTF 单元的NAND型串的完全擦除的替选偏置条件。在时间间隔S2期间， 将擦除电压V^s切换成负电压电平以及将p阱电压Vpw切换成正电压， 从而引起奇数CTF存储单元的擦除。阻断电压Vbuxx也被切換成略微 负电压电平以抑制偶数CTF存储单元的擦除。因此，在时间间隔S2 期间，I VERS —VPW i > I VBL0CK—VPW I 。之后，在时间间隔S3期间， 反转在偶数和奇数字线WL(l)和WL(2)上的电压从而引起在NAND型 串内偶数CTF存储单元的擦除。
图4D示出相对于图4A—4C以在两步骤擦除操作期间实现CTF 单元的NAND型串的完全擦除的替选偏置条件。在时间间隔S2期间， 将擦除电压VEM切换成负电压电平以及将p阱电压Vpw保持为O伏特。 阻断电压VBuxx也被保持为约O伏特的浮置电平(浮置)以抑制偶数 CTF存储单元的擦除。因此，在时间间隔S2期间，I VERS —VPW I 〉 I VBl。oc—VpwI ，其中由于与奇数字线电容耦合，所以偶数字线上实际 的"浮置"电压可以被拉为略微负。之后，在时间间隔S3期间，反转 在偶数和奇数字线WL(l)和WL(2)上的电压，从而引起在NAND型串 内偶数CTF存储单元的擦除。
图4E是相对于图4A — 4D以在两步骤擦除操作期间完全擦除CTF 单元的NAND型串的完全擦除的替选偏置条件。在时间间隔S2期间， 将擦除电压VERs保持为0伏特以及将p阱电压Vpw切换成正电压。也 将阻断电压Vsux:k保持为约O伏特的浮置电平(浮置)以抑制偶数CTF 存储单元的擦除。因此，在时间间隔S2期间，I VERS —VPW I > I VBL0CK —VPW| ，其中由于与p阱区的电容耦合，所以偶数字线上的实际"浮置"电压可以被拉为略微正。之后，在时间间隔S3期间，反转在偶数
和奇数字线WL(l)和WL(2)上的电压，从而引起在NAND型串内偶数 CTF存储单元的擦除。
图4F示出相对于图4A—4E以在两步骤擦除操作期间实现CTF 单元的NAND型串的完全擦除的替选偏置条件。在时间间隔S2期间，
将擦除电压VERS切换成负电压以及将p阱电压Vpw切换成正电压。也
将阻断电压V肌ocK保持为约O伏特的浮置电平(浮置)以抑制偶数CTF 存储单元的擦除。因此，在时间间隔S2期间，I VERS —VPW i > I VBL0CK —VPWI ，其中由于与p阱区和奇数字线的电容耦合，所以偶数字线上 的实际"浮置"电压被拉为略微正或略微负。之后，在时间间隔S3期 间，反转在偶数和奇数字线WL(l)和WL(2)上的电压，从而引起在 NAND型串内偶数CTF存储单元的擦除。
图5A—5B示出根据本发明附加实施例的CTF存储阵列50。如图 5A中所示，存储阵列50与图2A的阵列10'相似，但是包括附加的虚 拟字线135，每一个都定位在对应的功能字线(WL()-WLn)对之间。如 图5B所示出的，每一个虚拟字线135定位在对应对的功能字线WL之 间且与所示出的NAND型串内的CTF晶体管的对应的源/漏区140相 对。尽管不希望受到任何理论的限制，但是，每个虚拟字线135操作为 通过降低相邻功能字线之间区域中的任何叠加电场强度，在擦除对应的 NAND型串内的CTF晶体管的操作期间抑制在多层电荷俘获层120内 过多的空穴积累。在擦除存储阵列50的每一操作期间，可通过以预定 电压驱动虚拟字线135或者通过电"浮置"虚拟字线135来加强抑制过 多的空穴积累。该预定电压可具有与阻断电压V肌ocK相同的量值。
图6A示出根据本发明实施例被配置成执行由图3A-3C和4A-4F 示出的操作的存储器件199。如所示出的，该存储器件199包括电压产 生器182、字线解码器181以及在口袋型p阱(PW)区190中的CTF 存储阵列。该CTF存储阵列被设置成包括CTF存储单元的多个NAND型串，该多个NAND型串分别电连接至各个位线BU-BLm。也提供了 可为传统设计的页缓冲器183、位线选择电路184以及数据缓冲器185。 数据缓冲器185电耦合到I/0数据总线。提供控制器180以响应于控制 信号CNTL来控制电压产生器182、字线解码器181以及数据缓冲器 185的操作。如所示出的，位线选择电路184响应于由字线解码器181 产生的列选择信号Yi。字线解码器181响应于可以包括用于选择所指 定字线的行地址和用于指定对应列选择信号Yi的列地址。如图6B所 示出的，电压产生器182被配置成产生多个传统电压信号，诸如电源
电压VCC、编程电压VpcjM、通过电压VpASS、读出电压VREAD、擦除电
压Vers和P阱电压VPW以及在以上关于图3B —3C和4A —4F所述的 两步骤擦除操作期间使用的附加的阻断电压Vbl0ck。可替选地，如通 过图6C的电压产生器182'所示出的，可产生与电源电压Vcc、通过电
压VpAss或读出电压VREAD相同的阻断电压V礼ocK且可略掉分离的阻
断电压产生器。
图7A示出根据本发明另一实施例的集成电路存储卡200。该存储 卡200包括存储控制器220和快闪存储器件210，其可被配置成包含图 6A存储器件199的元件。该快闪存储器件210经由可以为传统设计的 存储接口电路225电耦合到双向总线。附加的存储器，如SRAM存储 器件221、处理单元(CPU) 222以及故障检查和校正电路(ECC) 224 也可电耦合到双向总线。而且，在快闪存储器和主机处理器(未示出) 之间的通讯可使用主机处理器接口电路223实现。图7B示出包括存储 子系统310的集成电路存储系统300。存储子系统310包括快闪存储器 件311和存储控制器312，其将快闪存储器件310电耦合到双向总线 360。该存储系统300进一步示出为包括电耦合至总线360的中央处理 单元330、随机存取存储器340、用户接口 350和调制解调器320。
在附图和说明书中，已经公开了本发明典型的优选实施例，且尽 管采用了特定术语，但是仅以一般的和说明性的意义使用而不用于限 制目的，本发明的范围在下面的权利要求中阐明。
权利要求
1. 一种操作非易失性存储器件的方法，包括通过选择性地擦除在第一串非易失性存储单元中的第一多个非易失性存储单元以及随后选择性地擦除所述第一串非易失性存储单元中的第二多个非易失性存储单元，来擦除非易失性存储器件中的第一串非易失性存储单元，所述第二多个非易失性存储单元与所述第一多个非易失性存储单元相交替。
2. 如权利要求l所述的方法，其中所述的擦除第一串非易失性存 储单元包括在抑制擦除所述第二多个非易失性存储单元的阻断条件下在偏置 所述第二多个非易失性存储单元的同时擦除所述第一多个非易失性存 储单元；以及在抑制擦除所述第一多个非易失性存储单元的阻断条件下在偏置 所述第一多个非易失性存储单元的同时擦除所述第二多个非易失性存 储单元。
3. 如权利要求2所述的方法，其中所述第一串非易失性存储单元 是NAND型串。
4. 如权利要求3所述的方法，其中所述第一串中的每个非易失性 存储单元是电荷俘获非易失性存储单元。
5. 如权利要求3所述的方法，其中所述第一串非易失性存储单元 包括电荷存储层。
6. 如权利要求2所述的方法，其中所述第一串非易失性存储单元 被设置在第一导电类型的半导体阱区中；以及其中在阻断条件下在偏 置所述第二多个非易失性存储单元的同时擦除所述第一多个非易失性存储单元包括以不相同的电压偏置与所述第一和第二多个非易失性 存储单元相关联的字线，使得与所述第一多个非易失性存储单元相关联的字线和半导体阱区之间的电压差大于与所述第二多个非易失性存 储单元相关联的字线和半导体阱区之间的电压差。
7. —种非易失性存储器件，包括电耦合至多个功能字线和多个虚拟字线的非易失性存储单元阵 列，所述功能字线在所述阵列中的非易失性存储单元的对应的沟道区 上方延伸，所述虚拟字线分别在对应的功能字线对之间延伸。
8. 如权利要求7所述的存储器件，其中所述虚拟字线与所述阵列 中的非易失性存储单元的对应的源/漏区相反地延伸。
9. 如权利要求7所述的器件，还包括电耦合至所述多个功能字线 和所述多个虚拟字线的字线驱动器，所述字线驱动器被配置成在擦除 非易失性存储单元阵列的操作期间分别以不相同的擦除电压和阻断电 压驱动所述多个功能字线和所述多个虚拟字线。
10. —种操作非易失性存储单元串的方法，包括通过以具有足以建立或超出第一字线和第一非易失性存储单元的 沟道区之间的临界擦除电压量值的第一电压偏置第一字线，同时以具 有不足以建立第二字线和第二非易失性存储单元的沟道区之间的临界 擦除电压量值的第二电压偏置第二字线，来擦除所述串内的至少第一 非易失性存储单元，所述第一字线与第一非易失性存储单元相关联，所 述第二字线与第二非易失性存储单元相关联且第二非易失性存储单元与第一非易失性存储单元直接相邻延伸。
11. 如权利要求IO所述的方法，还包括通过以所述第二电压偏置 所述第一字线的同时以所述第一电压偏置所述第二字线来擦除所述第 二非易失性存储单元。
12. —种非易失性存储器件，包括非易失性存储单元，其包括在半导体衬底上的字线以及在半导体 衬底内的第一和第二源/漏区；以及第一和第二虚拟字线，分别在第一和第二源/漏区上。
13. 如权利要求12所述的存储器件，其中所述非易失性存储单元包括在所述第一及第二虚拟字线以及所述第一及第二源/漏区之间延 伸的电荷存储层。
14. 一种存储器件，包括非易失性存储阵列，其中具有电耦合到对应的多个字线的多行电 荷俘获存储单元；以及电压产生器，其电耦合到多个字线，所述电压产生器被配置成在 擦除非易失性存储阵列的操作期间以擦除电压驱动第一多个字线以及 同时以不同于擦除电压的阻断电压驱动第二多个字线。
15. 如权利要求14所述的存储器件，其中所述电压产生器被配置成在擦除所述非易失性存储阵列操作的前一半时间期间，以擦除电压驱动所述第一多个字线以及同时以阻断电压驱动所述第二多个字线； 以及其中所述电压产生器被进一步配置成在擦除所述非易失性存储阵列操作的后一半时间期间，以擦除电压驱动所述第二多个字线以及同 时以阻断电压驱动所述第一多个字线。
16. 如权利要求14所述的存储器件，其中所述电压产生器被进一 步配置成产生通过电压和读取电压；以及其中所述电压产生器被配置 成在等于通过电压或读取电压或电源电压的电压下产生阻断电压。
17. 如权利要求14所述的存储器件，其中所述存储器件是快闪存 储器件。
18. 如权利要求17所述的存储器件，与存储卡的部件相组合，包 括故障检查和校正电路、处理单元以及主机接口电路。
19. 如权利要求17所述的存储器件，与存储系统的部件相组合， 包括存储控制器、处理单元以及接口电路。
20. 如权利要求15所述的存储器件，与存储卡的部件相组合，包 括故障检查和校正电路、处理单元和主机接口电路。
21. 如权利要求15所述的存储器件，与存储系统的部件相组合， 包括存储控制器、处理单元和接口电路。
22. —种操作非易失性存储器件的方法，包括通过在非易失性存储单元串中的第一存储单元的栅极和第一存储单元的阱区之间建立第一电压差，同时在非易失性存储单元串中的第 二存储单元的栅极和第二存储单元的阱区之间建立小于第一电压差的第二电压差，来擦除非易失性存储单元串中的第一存储单元。
23. 如权利要求22所述的方法，其中所述的擦除包括在抑制擦除所述第二多个存储单元的阻断条件下，在偏置所述串 中的第二多个存储单元的同时，擦除所述串中的第一多个存储单元。
24. 如权利要求23所述的方法，其中所述的擦除包括 在抑制擦除第一多个存储单元的阻断条件下，在偏置所述串中的第一多个存储单元的同时擦除所述串中的第二多个存储单元。
25. 如权利要求22所述的方法，其中所述串中的非易失性存储单 元是包括电荷存储层的电荷俘获存储单元。
26. 如权利要求23所述的方法，其中擦除所述串中的第一多个存 储单元包括以擦除电压驱动与所述串中的第一多个存储单元相关联的 字线；以及其中在阻断条件下偏置所述串中的第二多个存储单元包括 以量值大于所述擦除电压的阻断电压驱动与所述串中的第二多个存储 单元相关联的字线。
27. 如权利要求26所述的方法，其中擦除所述串中的第一多个存 储单元包括以具有量值大于所述擦除期间擦除所述第一多个存储单元 所必需的最小临界擦除电压的p阱电压驱动与所述串中的所述第一多 个存储单元相关联的p阱区。
28. 如权利要求26所述的方法，其中擦除所述串中的第一多个存 储单元包括以具有量值大于所述擦除期间擦除所述第一多个存储单元 所必需的最小临界擦除电压和所述擦除电压的总和的p阱电压驱动与 所述串中的第一多个存储单元相关联的p阱区。
29. 如权利要求22所述的方法，其中所述的擦除包括 在电浮置所述第二存储单元的栅极的同时，擦除所述串中的第一多个存储单元。
全文摘要
抑制寄生电荷积累的非易失性存储器件及其操作方法。操作电荷俘获非易失性存储器件的方法包括通过选择性擦除第一串中第一多个非易失性存储单元以及随后选择性擦除第一串中第二多个非易失性存储单元来擦除第一串非易失性存储单元的操作，第二多个非易失性存储单元与第一多个非易失性存储单元交替。选择性擦除第一多个非易失性存储单元的操作可包括在抑制擦除第二多个非易失性存储单元的阻断条件下，在偏置第二多个非易失性存储单元的同时，擦除第一多个非易失性存储单元。选择性擦除第二多个非易失性存储单元的操作可包括在抑制擦除第一多个非易失性存储单元的阻断条件下，在偏置第一多个非易失性存储单元的同时，擦除第二多个非易失性存储单元。
文档编号G11C16/10GK101441893SQ20081017791
公开日2009年5月27日 申请日期2008年11月21日 优先权日2007年11月21日
发明者崔正达, 徐康德, 李昌炫, 林瀛湖 申请人:三星电子株式会社