专利名称：提高otp存储器可测性的系统和方法
技术领域：
本发明一般涉及集成电路(IC)设计，更特别地涉及一次可编程 (OTP)式存储器的测试。
背景技术：
在将制造的存储器IC销售给消费者之前，都必须要对所有的存储 单元以及相关的逻辑电路进行测试。由于存储单元相对地占据了比逻 辑电路更大的芯片区域，因此这些存储单元出现缺陷的机率也就更大， 传统的存储器测试一直致力于通过反复向存储单元写入以及从存储单 元读取对存储单元进行测试。对存储单元的测试将不可避免地测试相 关的逻辑电路，因为这些逻辑电路提供地址解码、读和写的功能。可 以通过上述的传统测试方法测试随机存取存储器如动态随机存取存储 器(DRAM)和静态随机存取存储器(SRAM)以及非易失性闪存， 因为这些存储器中的存储单元可以被反复地写入和读取。
然而，传统的测试方法不能仅对逻辑电路进行快速地测试，且对 现代高密度存储器中的全部存储单元进行存取会花费很长时间。更重 要的是，某些存储器例如OTP存储器不允许对其反复进行写操作。因 此，不能够通过对存储单元进行测试来实现对这些存储器中的逻辑电 路的测试。对于OTP存储器来说，存储单元仅能够被写入一次，且这 个权利将被保留给最终用户。
这样，需要一种系统和方法用于快速测试存储器IC中的逻辑电路，而不影响其可用性。
发明内容
考虑到前面所述的，本发明提供了一种测试逻辑电路的系统，用
于在具有存储单元阵列的一次可编程(OTP)存储器中执行读写操作。 根据本发明的一个方面，该系统包括测试单元列和测试单元行，其中 所述测试单元列的单元数与所述存储单元阵列的整列的单元数基本相 同，所述测试单元行的单元数与所述存储单元阵列的整行的单元数基 本相同，其中在测试操作过程中首先对测试单元行和列进行写入，接 着进行读取，且所述测试单元行和列在OTP存储器的非测试操作过程 中则永远不会被存取。
然而，在结合附图进行阅读时，将从下面关于具体实施方式
的描 述中获得本发明操作的结构和方法，及其额外的目标和优点。
图1是表示根据本发明实施方式的一次可编程(OTP)式存储模 块的示意图。
图2是表示根据本发明实施方式的示例性测试过程的流程图。 行说明，其中相的标号表示相同的元件。
具体实施例方式
下面将提供对用于直接测试存储器集成电路(IC)中逻辑电路的 系统和方法的详细描述。
图1是表示根据本发明实施方式的一次性可编程(OTP)式存储 模块100的示意图。该OTP存储模块100具有由OTP存储单元阵列 构成的单元模块105,所述OPT存储单元被以行号(n)和列号(m) 排列，其中n和m都是整数。单元的每一行都连接有字线，WLC或 WL[i]，其中i=0， 1, 2， ...n-l。单元的每一列都连接有位线，BLC或BL[j],其中j-O, 1, 2，…m-l。字线WL
与位线BL
上的
单元都是常规的存储单元。测试字线WLC以及测试位线BLC上的单 元为测试单元，其结构与常规的存储单元的一致，但仅用于测试目的。 使用这些测试单元的原因是OTP存储器100的常规单元不能被反复 编程，但测试逻辑电路至少需要一次写入步骤，因此这些测试单元被 用于进行写入步骤。在进行测试之后，这些测试单元基本上被破坏。 这里我们使用具有额外一行一列的nxm单元阵列作为例子，但行与 列的数目可以多于一行，并且行与列的数目不应影响本发明的范围。
再次参考图1,字线WLC与WL[O:n-l]被行解码器110所控制。 位线BLC和BL[O:m-l]被列解码器120所控制。尽管图1中没有显示 出逻辑电路，但这些逻辑电路仍包括完整的外围电路以使OTP存储单 元100在读写操作过程中功能正确。
图2是表示根据本发明的一个实施方式示例性的测试过程200。 对图1所示的OTP存储器100进行该测试过程200,并从第一次读取 步骤210开始，在该读取步骤中，被存储在测试单元中的原始数据被 首先读取，该测试单元与测试字线WLC连接。通常，OTP存储器中 的原始数据表示为全"0",其对应于低的门限值。如果从特定的测试 单元中读取了 "1",则该特定的测试单元或其对应的地址选择电路和 /或感应电路可能有缺陷。然而0和1是任选的，其不应该影响本发明 的范围。在图2中，前述对原始读取的功能测试通过步骤215表述。
由于这些测试单元仅占据图1中示例性单元模块105的一行和一 列的区域，因此与整个逻辑电路相比，它们存在缺陷的机会就相对较 小。因此，如果第一读取步骤210显示有缺陷，则逻辑电路被认为有 缺陷，则丟弃整个芯片，这节省了后面的处理，例如封装和更多的测 试。通常，没有为逻辑电路缺陷设计的现场修复电路。
在起始读取测试之后，将相反的数据编程到所述测试单元中，接 着在后面步骤中这些相反的数据将被读取，因此测试了写入电路以及 地址选择电路和/或感应电路。在步骤220中，对OTP来说将与原始数 据相反的数据，即"1",写入到由WLC读取的测试单元中，而不写规单元中是为了为最终用户保留它
们一次可编程的能力。编程步骤220之后进行功能测试步骤225。如 果任何一个被存取的测试单元都不能被编程，则立即将OTP存储器 100丢弃。
如果读取步骤210从测试单元读取的全部是"0",并且功能测试 步骤225从相同的测试单元读取的全部是"1",则可以得出结论，与 该WLC存取单元相关的逻辑电路在功能上是正确的。否则，在测试 单元本身或逻辑电路如地址选择电路和/或传感电路中一定存在某些 缺陷，所以需要将该OTP100存储丢弃。
类似的，在未被丢弃的OTP存储器100中，在步骤230中读取测 试单元中的原始数据，该测试单元与测试位线BLC连接。步骤235表 示读取步骤230的功能测试。
在步骤240中将由该BLC存取的测试单元编程写入相反的数据， 而不写入到任何常规单元中。同样还有针对于编程步骤240的功能测 试步骤245。在功能测试步骤245中，如果任何一个所存取的测试单元 不能够被编程，则该OTP存储器100将被立刻丟弃。
230从测试单元读取的全部是"0",并且功能测试步骤245从相 同的测试单元读取的全部是'T，，则可以得出结论，与该BLC存取 测试单元相关的逻辑电路在功能上是正确的。否则，在测试单元本身 或逻辑电路如地址选择电路和/或感应电路中一定存在某些缺陷，所以 需要将该OTP100存储丟弃。如果在步骤210 225 WLC相关测试中与 步骤230 245 BLC相关测试中都未被丢弃的话，则该OTP存储器100 可以被认为是好的部分。
尽管可以随机读测试单元，但在进行到其他方向之前，在一个方 向上顺序读取所有测试单元会更快。为了测试列方向上的逻辑电路， 则选择测试字线WLC,而对位线BL
则顺序选择。以这种方式 中，每个连"l妄到WLC上的测试单元都一皮顺序读取。能够测试与某些 控制逻辑连接的列传输门逻辑电路。类似的，为了测试行方向上的逻 辑电路，则选择测试位线BLC,而对字线WL
顺序选择。以这
7种方式，每个连接到BLC的测试单元都被顺序读取。可以测试与某些 控制逻辑连接的行解码逻辑电路。如果测试行和列都被预编程为交替 的0和1的检测板模板，那么读取测试行和列就能够测试读取感应放 大器、行/列解码器和传输门以及控制逻辑。这能够提供非常好的故障 覆盖。如果不使用本发明，OTP的测试仅能够读取全部为0的空白芯 片。而不能测试行和列的解码电路和控制逻辑。实际上，读取步骤210、 230都不限于仅读取与WLC或BLC连接的测试单元，在读取步骤210、 230对存储单元没有破坏性时，也可以读取其它的常规单元。但如果 仅测试逻辑电路，则需要仅在测试单元上进行读取步骤210、 230，以 加速测试过程200。
再参考图1,尽管测试WLC和BLC被置于图1中单元模块105 的边上，但本领域技术人员能够i人识到测试WLC和BLC可以^皮设置 在单元模块105的任何位置。
的实施方式。描述了组件和处理的具体实施方式
以帮助阐明本发明。 当然，这仅仅是实施方式，而不是为了限制本发明权利要求中所描述 的范围。
尽管这里将本发明说明和描述为一个或者多个具体实施例的实施 方式，但其仍不时为了限制于所显示的细节，因为这里可以做出多种 修饰和结构变化，而不离开本发明的主旨，并且仍在权利要求的领域 和范围内。因此，适当的是，所附的权利要求被宽泛地并且以与在后 面权利要求中所提供本发明范围 一致的方式进行解释。
权利要求
1. 一种测试逻辑电路的电路，用于在具有存储单元阵列的一次可编程(OTP)存储器中执行写入和读取操作，所述电路包括测试单元列，其单元数与所述存储单元阵列的整列的单元数基本相同；测试单元行，其单元数与所述存储单元阵列的整行中单元数目基本相同；其中，在测试操作的过程中首先对测试单元的列和行中的至少一个单元进行写入，接着对所述单元进行读取，且所述单元在OTP存储器的非测试操作过程中永远不会被存取。
2. 根据权利要求1所述的电路，其中，所述测试单元和所述存储 单元具有基本相同的结构。
3. 根据权利要求1所述的电路，其中，所述测试单元的列或行被 连续地写入交替的"0"和"1"模板，接着被连续地读取。
4. 根据权利要求1所述的电路，其中，在被写入之前，所述测试 单元的所述列或行被读耳又。
5. 根据权利要求4所述的电路，其中，写入到测试单元的值与从 相同测试单元读取的值相反。
6. —种嵌入在集成电路(IC)中的测试系统，其包括 第——次可编程(OTP)存储单元组，其以列排列； 第二 OTP存储单元组，其以与所述列垂直的行排列； 逻辑电路，其被配置成为仅在测试操作过程中，对所述第一和第二 OTP存储单元组进行编程和读取；其中所述第 一和第二 OTP存储单元组仅在所述测试操作过程中是 可电子存取的。
7. 根据权利要求6所述的测试系统，其中，所述第一和第二OTP 存储单元组是OTP存储阵列的一部分，并且其中所有单元都具有基本 相同的结构。
8. 根据权利要求6所述的测试系统，其中，所述第一和第二OTP 存储单元组被连续地写入交替的"1"和"0"的模板，接着被连续地 读耳又。
9. 根据权利要求6所述的测试系统，其中，所述第一和第二OTP 存储单元组在被写入之前被读取。
10. —种对 一 次可编程(O TP )存储器的逻辑电路进行测试的方法， 所述一次可编程(OTP)存储器具有存储单元阵列，该方法包括提供测试单元列，其单元数与所述存储单元阵列的整列的单元数 基本相同；提供测试单元行，其单元数与所述存储单元阵列的整行的单元数 基本相同；在测试才喿作过程中，对至少一个所述测试单元进行存取；和 禁止在除所述测试操作之外的其它操作过程中对所述测试单元进 行存取。
全文摘要
公开了一种测试逻辑电路的系统，用于在具有存储单元阵列的一次性可编程(OTP)式存储器中执行写入和读取操作，该系统包括测试单元列，其单元数与所述存储单元阵列的整列的单元数基本相同；测试单元行，其单元数与所述存储单元阵列的整行中单元数目基本相同；其中，在测试操作过程中首先对所述测试单元的列和行进行写入，接着进行读取，且所述测试单元的列和行在OTP存储器的非测试操作过程中永远不会被存取。
文档编号G11C29/04GK101447233SQ200810210580
公开日2009年6月3日 申请日期2008年9月2日 优先权日2007年11月30日
发明者庄建祥, 方文宽, 薛福隆, 陈柏宏 申请人:台湾积体电路制造股份有限公司