专利名称：采用独立存取和预充电的存储器的制作方法
技术领域：
本公开的实施例涉及电子电路，具体涉及具有独立存取和预充电电路的数字存储器组。
背景技术：
近三十年来，半导体存储器(例如，DRAM、SRAM、ROM、EPROM, EEPR0M,闪存EEI^ROM、 铁电ROM、MAGRAM以及其他)在许多电子系统中起到了重要作用。它们的数据存储、代码 (指令)存储以及数据检索/存取(读取/写入)功能仍然适用于多种应用。这些存储器 的使用不断增长，所述存储器例如是独立(stand alone)/分立(discrete)存储器产品形 式的存储器以及嵌入式形式的存储器(例如，与其他功能(如，逻辑功能)一起集成在模块 或单片集成电路中的存储器)。在许多应用中，成本、工作功率、带宽、等待时间、易于使用、 支持广泛应用的能力(平衡对不平衡存取)以及非易失性都是期望的属性。在动态随机存取存储器(DRAM)设备中的存储单元的子集上执行存取操作之前， 必须对位线进行预充电。所有存储器组上的预充电操作都典型地发生在每个存取操作(读 取或写入)结束时，使得存储器组准备好进行下一次存取操作。对所有存储器组的预充电 循环随时间消耗大量功率。此外，在传统的DRAM设计中，存取和预充电电路共享公共的电 路以及与存储器组的连接路径。此外，这两个操作都依赖于单个时钟。因此，预充电和存取 操作是顺序地执行的，这导致了在存取操作之间的延迟。
图1示出了现有技术数字存储器设备的功能框图；图2示出了根据本发明各个实施例的数字存储器设备的功能框图；图3示出了根据不同实施例的适用于实现本发明的示例计算系统；以及图4描述了根据不同实施例的独立地对存储器组进行存取和预充电的方法的流 程图。
具体实施例方式在以下详细描述中，参考构成详细描述的一部分的附图，在附图中，相似的参考数 字代表相似的部件，并且以示例的方式示出了可以实现本发明的特定实施例。应理解，在不 脱离本发明的范围的前提下，可以使用其他实施例，并且可以进行结构或逻辑修改。因此， 以下详细描述并不旨在限制，本发明的范围是由所附权利要求及其等同物来限定的。在说明书全文和权利要求中使用了术语“存取周期”，指的是用于在存储器设备上 执行存取操作的时间。这样的存取操作可以是读取、写入或其他存取操作。这样的存取周 期不一定指的是设备的单个“时钟周期”，实际上可以是多个时钟周期(例如，7到9个时钟 周期或其他数目的时钟周期)的时间。本发明的实施例可以包括数字存储器设备，被配置为对诸如动态随机存取存储器(DRAM)设备之类的数字存储器的存储单元的第一子集进行存取，同时在设备的当前存取 周期期间对相同数字存储器设备的存储单元的第二子集独立地和/或同时地进行预充电。 在实施例中，数字存储器设备可以接收存取命令和指定了第一子集的相关地址，并且还接 收预充电命令和指定了第二子集的相关下一预充电地址。在实施例中，下一预充电地址可 以基于过去的存取。在实施例中，下一预充电地址可以基于空间或时间预取，如在1998年 11 月 10 日提交的美国专利 No. 5，835，932 "METHOD AND SYSTEMS FOR MAINTAININGDATA LOCALITY IN A MULTIPLE MEMORY BANK SYSTEMHAVING DRAM WITH INTEGRAL SRAM”中记载 的。具体地，通过在多个组内存储空间和/或时间上相邻的数据，发生以下情况的概率可以 提高可以在相邻组中找到顺序请求的数据，从而可以利用独立的预充电和存取电路来对 所述数据进行检索。其他细节参见该专利文献。图1示出了现有技术的数字存储器设备101的功能框图。数字存储器设备101被 描述为独立集成电路，然而本领域技术人员将意识到，其他类型的数字存储器(例如，嵌入 式存储器或高速缓存存储器)以相同或类似的方式工作。设备101包括公共的存取和预充 电电路103，存取和预充电电路103具有到η个存储器组(描述为组109、组111和组113) 的单个连接集合。本领域技术人员将意识到，现有技术的数字存储器设备可以具有任意数 目的数字存储器组，但典型地包含偶数个组。存储器组109、111和113分别包含以N行M 列阵列的形式布置的多个动态随机存取存储器(DRAM)单元。如本领域技术人员已知的，这 样的阵列通常被划分成多个子阵列。存储器组109、111和113还被示为分别具有读出放大 器电路117、119和121，读出放大器电路117、119和121在读取操作期间驱动并感测在存储 器组109、111和113的阵列的存储单元中存储的电压，以及在写入操作期间向存储单元中 写入新的数据值。此外，在存储器组109、111和113中还包括地址解码器123、125和127。 存取和预充电电路103被示为具有全局解码器115。本领域技术人员将意识到，全局解码 器115与组专用解码器123、125和127相结合进行操作，以对1/0(输入/输出)107的管 脚上接收到的地址进行解码。典型地，全局解码器115对接收到的行或列地址的最高有效 位(MSB)进行解码，并将接收到的地址的其余部分发往适当的组，在所述适当的组中，组专 用解码器123、125和127对最低有效位(LSB)进行解码，以激活与接收到的地址相对应的 存储器组内的存储单元的特定子集。在一些现有技术实现中，可以不存在全局解码器，而在 其他实现中，可以不存在组专用解码器。以下描述的本发明的实施例与所有这样的现有技 术架构都兼容。除了被配置为接收读取或写入命令之外，数字存储器电路101还被配置为 接收预充电命令以对存储器组进行预充电。本领域技术人员将意识到，当接收读取或写入 命令时，数字存储器设备101甚至会在没有接收预充电命令的情况下对存储器组进行预充电。现在将简要描述存储器设备101的典型操作。当在I/O 107的管脚上接收到存取 命令(例如，读取或写入)时，还在I/O 107的管脚上接收到与该子集相关联的地址。在一 些现有技术实现中，全局解码器115至少部分地对该接收到的地址进行解码，之后存取和 预充电电路103将接收到的命令和/或地址传送至适当的一个组109、111或113，在那里一 个组专用解码器123、125或127对接收到的地址的其余部分进行解码，然后通过激活行线 并接通读出放大器117、119或121来对适当的存储单元进行存取。存取和预充电电路103 还将单独地或与组专用预充电电路相结合对存储器组109、111和113进行预充电。由于存取和预充电电路103共享电路，所以在当前存取周期期间不能同时存取和预充电不同的组。图2示出了根据本发明不同实施例的数字存储器设备201的功能框图。数字存储器设备201被描述为独立集成电路，然而本领域技术人员将意识到本发明的实施例不限 于独立存储器设备。与实施例兼容的其他数字存储器设备可以是例如嵌入式存储器和包 括L1、L2和L3高速缓存在内的高速缓存存储器。存储器设备201可以是DRAM。存取电路 203和预充电电路205可以是逻辑上分开的，并且共享与存储器组209、211和213的独立电 路连接。可以利用任意数目的存储器组(例如，偶数个存储器组)来实现本发明的实施例。 存储器组209、211和213可以分别包含以N行M列矩阵的形式布置的多个动态随机存取存 储器(DRAM)单元。这种阵列可以被划分成多个子阵列。存储器组209、211和213可以分 别包括读出放大器电路217、219和221，读出放大器电路217、219和221可以帮助在读取 操作期间对存储器组209、211和213的阵列的存储单元中存储的电压进行驱动和感测，以 及在写入操作期间将新的值驱动到存储单元中。存储器组209、211和213还可以包括地址 解码器223、225和227。在实施例中，存取电路203可以包括存取全局解码器215。在存储 器设备201的存取周期期间，存取全局解码器215以及解码器223、225和227可以相结合 进行操作，以对在1/0(输入/输出)207的管脚上接收到的地址进行解码。存取全局解码 器215可以对接收到的行或列地址的最高有效位(MSB)进行解码，并且可以将接收到的地 址的其余部分发往适当的组，在该组中，在激活与接收到的地址相关联的适当行线之前，组 专用解码器223、225和227之一可以对接收到的地址的最低有效位(LSB)进行解码。在一 些实施例中，可能不存在全局解码器，而在其他实施例中，可能不存在组专用解码器。预充电电路205可以具有将该预充电电路205连接至存储器组209、211和213的 电路，该电路独立于将存取电路203连接至存储器组209、211和213的电路。此外，在实施 例中，预充电电路205可以包括预充电全局解码器229。预充电电路205可以被配置为经由 I/O 207从存储器控制器(未示出)或类似设备接收下一预充电地址。预充电电路205可 以被配置为对与接收到的下一预充电地址相关联的组209、211或213之一(即，包含要预 充电的存储单元的第二子集在内的组)进行预充电。在实施例中，预充电电路205可以耦 合至组专用预充电电路(未示出)，所述组专用预充电电路可以被配置为对组或组的子集 进行预充电。在这样的实施例中，预充电电路205可以被配置为仅对这样的组专用预充电 电路发出指令，而本身不执行任何实际的预充电操作。在实施例中，存储器设备201可以是双列直插存储模块(DIMM)。在这样的实施例 中，存储器设备201可以与多个DIMM相结合进行操作，存储器控制器(未示出)可以被配 置为向每个DIMM发送独立的预充电和存取命令。在实施例中，存储器设备201可以被配置为在时钟周期的上升沿和下降沿上接 受命令，如在2007年8月7日提交的标题为“PIPELINEDSEMICONDUCTOR MEMORIES AND SYSTEMS”的美国专利No. 7，254，690中记载的。在这样的实施例中，可以对地址进行流水线 处理，以便减小等待时间。在地址流水线处理的情况下，地址可以在前一地址已被完全路由 至其要发往的组和行之前被接受，从而加速了存取。通过将全局地址管理器插入存储器设 备201中以在不引起冲突的情况下对地址进行流水线处理，可以实现这一操作。因此，可以 在时钟周期的上升沿接收到具有相关地址的地址的存取命令，之后在下降沿上接收具有另一相关地址的预充电命令。存储器设备201可以被配置为在时钟周期的上升/下降沿接收 存取和预充电命令的任意组合。其他细节参见该专利文献。图4描述了根据不同实施例(包括图2所描述的实施例)的对存储器组或组存储 单元的子集独立地进行存取和预充电的方法的流程图。尽管将参考数字存储器设备201来 描述图4是流程图，然而在不脱离本发明实施例的前提下操作数字存储器设备201的其他 方法也是可能的，并且可以在除了图2所示的数字存储器设备以外的其他数字存储器设备 上实现图4所示的操作数字存储器的方法。这样，图2的数字存储器设备和图4的操作方 法都不旨在限于本发明的全部公开。在存储器设备201的当前周期的开始处，存储器控制器(未示出)或类似设备可 以在耦合至I/O 207的总线(未示出)上发出对存储单元的第一子集进行存取的命令以及 与第一子集相对应的当前存取地址。在401，存取电路203可以接收命令和相关的第一地 址。在403，数字存储器设备201可以确定当前是否在对第一子集进行预充电。如果不是， 则在405预充电电路05可以对组209、211或213之一或与接收到的当前存取地址相关联 的其他组进行预充电。在实施例中，预充电电路205可以对所有组或仅对一组的子集进行 预充电。一旦预充电完成，或者如果第一子集已被预充电，则存取电路203可以将部分解码 的地址传送至组专用解码器223、225和227之一或传送至其他组专用解码器，该组专用解 码器然后可以使得激活与接收到的当前存取地址相关联的存储单元的第一子集。在407，如 果存取命令是读取命令，则组专用的特定读出放大器(217、219、221或其他读出放大器)可 以开始驱动位线并对存储单元的第一子集中存储的电压进行感测，或者如果存取命令是写 入命令，则向存储单元的第一子集写入新的比特。由于构成当前存取周期的解码、激活和感测操作可能花费若干时钟周期(例如，7 到9个时钟周期或其他数目的时钟周期)，所以在409，数字存储器设备201可以在当前存 取周期期间接收与存储单元的第二子集相关联的下一预充电地址。然后在411，预充电电 路205可以部分地或全部地对接收到的下一预充电地址进行解码，并在相应的存储器组或 存储器组的子集(包含存储单元的第二子集)上执行预充电操作。在实施例中，如果第一 和第二子集在相同的存储器组中，则预充电电路205可以使用适当的方法和设备选择性地 对存储单元的第二子集进行预充电或使得存储单元的第二子集被选择性地预充电。在备选 实施例中，如果包含要独立预充电的位线在内的组当前正在被存取，则预充电电路205在 当前存取周期期间可以不对任何位线进行预充电。最终，当前存取操作可以在413处完成，设备可以返回401接收新的当前存取地 址，从而开始数字存储器设备201的新的存取周期。如果先前接收到的下一预充电地址与 新的当前存取地址相同，则设备可以在403确定与新的存取地址所对应的存储单元的子集 相关联的位线当前在被预充电。这样的预充电可以是先前在411独立预充电的结果。因 此，数字存储器设备201可以立即开始在与新的接收到的存取地址相关联的存储单元的子 集上进行存取操作407，而不等待设备在405对与子集相关联的位线进行预充电。因此，数 字存储器设备201和本发明的教义所体现的其他数字存储器设备可以通过以下方式来使 用“隐藏”周期独立地对一个位线集合进行预充电，同时对耦合至另一位线集合的存储单 元进行存取，从而减小等待时间并加快了设备的存取时间。此外，通过仅对单个组或单个组 的子集进行预充电而不是对所有组进行预充电，本发明的实施例还比现有技术的设备消耗更低的功率。在实施例中，存储器设备201可以被配置为仅在周期结束时进行预充电，并且不 与当前存取操作同时进行预充电。尽管这样做并不可以减小等待时间，然而如果存储器201 被用在仅允许在周期结束时进行预充电的传统系统中，则需要这样做。因此，存储器设备 201的操作可以效仿传统的DRAM(如果有必要的话)。在其他实施例中，下一预充电地址可以基于预测方法。在实施例中，下一存 取地址可以基于使用数字存储器设备201的存取历史或先前的存取。在其他实施 例中，下一存取地址可以基于空间或时间预取，如在1998年11月10日提交的美国 专禾Ij No. 5，835，932 "METHODS ANDSYSTEMS FOR MAINTAINING DATA LOCALITY IN A MULTIPLEMEMORY BANK SYSTEM HAVING DRAM WITH INTEGRALSRAM”中记载的。具体地，通过 将空间和/或时间上相邻的数据存储在多个组内，发生以下情况的概率可以提高在相邻 组中发现顺序请求的数据，从而可以利用独立的预充电和存取电路来检索所述数据。其他 细节参见该专利文献。在实施例中，下一预充电地址可以基于已知的地址并且不基于所预 测的下一地址。在实施例中，可以在405或411选择性地对组209、211、213或其他组内的存储单 元的阵列、子阵列或其他子集进行预充电。在2007年6月29日提交的标题为“MEMORIES WITH SELECTIVE PRECHARGE”的美国专利申请11/771，895和在2007年6月29日提交的标 题为“MEMORIES WITH FRONT END PRECHARGE”的美国专利申请 11/771，853 中，公开了进行 这种选择性预充电的方法、设备和系统。如这里所描述的，存储器设备可以包括预充电选择 电路，所述预充电选择电路用于在设备的存取周期的前端或后端上，选择性地对位线的子 集(子集中的位线数目比存储器设备中的所有位线或存储器设备的单个存储器组中的所 有位线少)进行预充电。在这里所描述的一些实施例中，这种选择性预充电可以对是要存 取的特定位线的选择性预充电。选择性地进行预充电可以降低功耗并减小存取时间。其他 细节参见该专利申请。图3示出了适用于对并入了本发明实施例的不同数字存储器设备加以实现的示 例计算系统/设备。如所示的，计算系统/设备300可以包括一个或更多个处理器302以 及系统存储器304，例如，图2的示例数字存储器设备201。此外，计算系统/设备300可以 包括大容量存储设备306 (如，磁盘、硬盘驱动、CDROM等)、输入/输出设备308 (如，键盘、 光标控制等)以及通信接口 310(如，网络接口卡、调制解调器等)。这些元件可以经由系统 总线312彼此耦合，系统总线312表示一个或多个总线。在多个总线的情况下，可以通过一 个或更多个总线桥(未示出)来桥接这些总线。最终，可以提供以本发明的一些或所有教 义来实现的控制器314，所述控制器314被配置为对存储器304进行操作。在实施例中，根 据本发明的不同实施例，所述控制器314可以被配置为向存储器304发出读取或写入存取 命令，并且还被配置为向存储器304发出预充电命令。在实施例中，控制器314可以被配置 为基于所预测的下一存取地址来发出下一预充电地址。在实施例中，控制器314可以被配 置为使用先前的存取或存取历史来向存储器304发出下一预充电地址。在实施例中，控制 器314可以被配置为基于空间或时间预取来发出下一预充电地址。在实施例中，存储器控 制器314可以使下一预充电地址基于下一实际存取命令的已知地址，而不基于所预测的下 一地址。在备选实施例中，存储器304可以包括用于执行控制器314的一些或所有功能的控制器(未示出)。在实施例中，可以在存储器304内有效地实现控制器314的一些或所有 功能。在实施例中，可以通过使用存储器304内的模式寄存器来执行这样的功能。作为示 例，在实施例中，可以使用模式寄存器将模式设置为使得在周期开始时发生预充电，或者设 置为使得在周期结束时发生预充电。除了本发明各个实施例的教义以外，计算机系统/设备300的每个元件可以执行其现有技术已知的传统功能。具体地，系统存储器304和大容量存储设备306可以用来存 储实现一个或更多个软件应用的编程指令的工作拷贝和永久拷贝。尽管图3描述了计算机系统，然而本领域技术人员将认识到，可以使用利用DRAM 或其他类型的数字存储器的设备来实现本发明的实施例，所述设备例如但不限于移动电 话、个人数字助理(PDA)、游戏机、高清电视(HDTV)设备、仪表、网络设备、数字音乐播放器、 膝上型计算机、便携式电子设备、电话以及现有技术已知的其他设备。在不同实施例中，存储单元是在集成电路中体现的。可以使用多种硬件设计语言 (例如但不限于VHDL或Verilog)中的任一种来描述该集成电路。可以以多种数据格式(例 如但不限于GDS或GDS II)中的任一种格式来存储编译后的设计。可以将源和/或编译后 的设计存储在多种介质(例如但不限于DVD)中的任一种介质上。尽管这里出于描述优选实施例的目的示出并描述了特定实施例，然而本领域技术 人员将意识到，在不脱离本发明的范围的前提下，所示出和描述的特定实施例可以被许多 种备选和/或等同的实现方式所替代。本领域技术人员将意识到，可以采用各种各样的实 施例来实现本发明。本申请旨在覆盖这里所公开的实施例的任何修改或变型。
权利要求
一种设备，包括存取电路，用于在当前存取周期期间对多个存储单元的与当前存取地址相关联的第一子集进行存取；以及与存取电路并行布置的预充电电路，用于在当前存取周期期间全部地或部分地对所述多个存储单元的与下一预充电地址相关联的第二子集进行预充电。
2.根据权利要求1所述的设备，其中，预充电电路被配置为从存储器控制器接收下一 预充电地址。
3.根据权利要求2所述的设备，还包括存储器控制器。
4.根据权利要求3所述的设备，其中，存储器控制器被配置为至少部分基于存储单元 的先前存取来确定下一预充电地址。
5.根据权利要求3所述的设备，其中，存储器控制器被配置为基于空间或时间预取来 确定下一预充电地址。
6.根据权利要求1所述的设备，其中，所述设备还包括所述多个存储单元。
7.根据权利要求6所述的设备，其中，所述多个存储单元被组织成多个存储器组。
8.根据权利要求7所述的设备，其中，所述多个存储单元的第一和第二子集分别被布 置在所述多个存储器组中不同的第一存储器组和第二存储器组上。
9.根据权利要求6所述的设备，其中，存储器组形成双列直插存储模块DIMM。
10.一种操作数字存储器的方法，包括由数字存储器的存取电路在当前存取周期期间，对多个存储单元的与当前存取地址相 关联的第一子集进行存取；以及由与存取电路并行布置的预充电电路在当前存取周期期间，全部地或部分地对所述多 个存储单元的与下一预充电地址相关联的第二子集进行预充电。
11.根据权利要求10所述的方法，包括由预充电电路从存储器控制器接收下一预充 电地址。
12.根据权利要求11所述的方法，包括由存储器控制器至少部分基于存储单元的先 前存取来确定下一预充电地址。
13.根据权利要求11所述的方法，包括由存储器控制器基于空间或时间预取来确定 下一预充电地址。
14.根据权利要求10所述的方法，其中，所述多个存储单元的第一和第二子集分别被 布置在多个存储器组中不同的第一存储器组和第二存储器组上。
15.根据权利要求14所述的方法，其中，存储器组形成双列直插存储模块DIMM。
16.一种系统，包括数字存储器单元，包括存取电路，用于在当前存取周期期间对多个存储单元的与当前存取地址相关联的第一 子集进行存取；以及与存取电路并行布置的预充电电路，用于在当前存取周期期间全部地或部分地对所述 多个存储单元的与下一预充电地址相关联的第二子集进行预充电；以及存储器控制器，经由数据总线耦合至数字存储器单元，并且被配置为经由所述数据总 线从存储器单元读取数据和向存储器单元写入数据。
17.根据权利要求16所述的系统，其中，存储器控制器被配置为至少部分基于存储单 元的先前存取来确定下一预充电地址。
18.根据权利要求16所述的系统，其中，存储器控制器被配置为基于空间或时间预取 来确定下一预充电地址。
19.根据权利要求16所述的系统，其中，存储器组形成双列直插存储模块DIMM。
20.根据权利要求19所述的系统，还包括另一DIMM，所述另一 DIMM包括另一存取电路，用于在另一当前存取周期期间，对另外多个存储单元的与另一当前存 取地址相关联的另一第一子集进行存取；以及与所述另一存取电路并行布置的另一预充电电路，用于在所述另一当前存取周期期 间，全部或部分地对所述另外多个存储单元的与另外下一预充电地址相关联的另一第二子 集进行预充电。
21.一种设备，包括用于在当前存取周期期间对多个存储单元的与当前存取地址相关联的第一子集进行 存取的装置；以及用于在当前存取周期期间全部或部分地对所述多个存储单元的与下一预充电地址相 关联的第二子集进行预充电的装置。
22.根据权利要求21所述的设备，包括用于至少部分基于存储单元的先前存取来确 定下一预充电地址的装置。
23.根据权利要求21所述的设备，包括用于基于空间或时间预取通过存储器控制器 来确定下一预充电地址的装置。
24.一种设备，包括输入/输出I/O管脚，被配置为将所述设备连接至总线线路；用于经由所述总线线路向数字存储器设备发送以下内容的逻辑装置与存储单元的要在当前存取周期期间存取的第一子集相对应的当前存取命令和相关 的当前存取地址；以及与存储单元的要在当前存取周期期间预充电的第二子集相对应的下一预充电命令和 相关的下一预充电地址，所述第二子集与所述第一子集不同；以及用于基于数字存储器设备的先前存取、空间预取或时间预取来确定下一预充电命 令的逻辑装置。
25.一种制造产品，包括多个计算机可读硬件设计语言或所述硬件设计语言的编译，所 述硬件设计语言指定了作为集成电路的如权利要求1所示的设备的实现方式。
全文摘要
本发明提供了数字存储器设备和系统以及操作数字存储器设备的方法，所述数字存储器设备包括存取电路，用于在当前存取周期期间对多个存储单元的与当前存取地址相关联的第一子集进行存取；以及与存取电路并行布置的预充电电路，用于在当前存取周期期间全部地或部分地对所述多个存储单元的与下一预充电地址相关联的第二子集进行预充电。
文档编号G11C7/10GK101828176SQ200880112016
公开日2010年9月8日 申请日期2008年10月9日 优先权日2007年10月16日
发明者莫汉·G·R·拉奥 申请人:S.阿夸半导体有限公司