非易失性半导体存储器件的制作方法

专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及使用可变电阻器的非易失性半导体存储器件，更具体而言，涉及操作 性地在写入时进行校验(verify)的非易失性半导体存储器件。
背景技术：
电可擦除可编程非易失性存储器包括本领域公知的闪速存储器，其包括具有浮置 栅极结构的NAND连接的或NOR连接的存储器基元(memorycell)的存储器基元阵列。铁电 存储器也称为非易失性快速随机存取存储器。另一方面，对存储器基元更微细化构图的技术包括电阻可变型存储器，其在存储 器基元中使用可变电阻器，如所提议的(专利文件1)。该类型的电阻可变型存储器利用了 以下事实硫属化物玻璃的晶体对非晶体的电阻比率为100 1或更高，因此存储不同的电 阻状态作为信息。电阻可变型存储器包括代替晶体管来配置存储器基元的肖特基二极管与 可变电阻器的串联电路。因此，作为一个优点，其可以容易地以层的形式层叠并被三维地构 建以实现更高的集成度(专利文件2)。然而，每一个存储器基元仅仅允许两个状态高电 阻状态和低电阻状态，而不进行对写入的评估。[专利文件 1]JP 2OO2-Ml6I3T[专利文件 2] JP 2005-522045T

发明内容
技术问题本发明的一个目的是提供一种能够在使用可变电阻器的非易失性半导体器件中 通过校验来改善写入质量的非易失性半导体存储器件。技术方案在一个方面，本发明提供了一种非易失性半导体存储器件，包括以矩阵形式设置 的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电 阻器；脉冲产生器，其操作性地(operativeto)基于写入数据而产生用于使所述可变电阻 器的电阻变化的多个类型的写入脉冲；选择电路，其操作性地将由所述脉冲产生器产生的 写入脉冲施加到所述存储器基元；感测放大器(sense amplifier)，其操作性地对所述存储 器基元执行校验读取；状态判定电路，其操作性地基于所述感测放大器的输出而判定校验 结果；以及控制电路，其操作性地基于所述状态判定电路的所述校验结果而对所述存储器 基元执行附加的写入。在另一方面，本发明提供了一种非易失性半导体存储器件，包括以矩阵形式设置 的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电 阻器；脉冲产生器，其操作性地基于三值或更高值的写入数据而产生用于使所述可变电阻 器的电阻按三个或更多的阶段变化的多个类型的写入脉冲；选择电路，其操作性地将由所 述脉冲产生器产生的写入脉冲施加到所述存储器基元；感测放大器，其操作性地对所述存储器基元执行校验读取；状态判定电路，其操作性地基于所述感测放大器的输出而判定校 验结果；以及控制电路，其操作性地基于所述状态判定电路的所述校验结果而对所述存储 器基元执行附加的写入。在又一方面，本发明提供了一种非易失性半导体存储器件，包括存储器基元阵 列，其包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的基元阵列和部分的 ECC (错误修正码)区域，每一个存储器基元使用可变电阻器；脉冲产生器，其操作性地基于 写入数据而产生用于使所述可变电阻器的电阻变化的多个类型的写入脉冲；选择电路，其 操作性地将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元；感测放大器，其操 作性地对所述存储器基元执行校验读取；状态判定电路，其操作性地基于所述感测放大器 的输出而判定校验结果是否落入ECC可恢复范围(relievable range)内；以及控制电路， 其操作性地基于所述状态判定电路的所述校验结果而对所述存储器基元执行附加的写入。发明效果根据本发明，可以在使用可变电阻器的非易失性半导体器件中通过校验改善写入 的质量。


图1为根据本发明的第一实施例的非易失性存储器的框图；图2为根据同一实施例的非易失性存储器中的存储器基元阵列的一部分的透视 图；图3为沿图2的线1-1’截取的并从箭头方向观察的一个存储器基元的截面视图；图4为示出了同一实施例中的可变电阻器实例的示意性截面视图；图5为示出了同一实施例中的另一可变电阻器实例的示意性截面视图；图6为示出了同一实施例中的非欧姆部件实例的示意性截面视图；图7为根据发明的另一实施例的存储器基元阵列的一部分的透视图；图8为沿图7的线11-11’截取的并从箭头方向观察的一个存储器基元的截面视 图；图9为根据同一实施例的非易失性存储器中的存储器基元阵列及其外围电路的 电路图；图10为根据同一实施例的非易失性存储器中的另一存储器基元阵列及其外围电 路的电路图；图11为示出了在二值数据(binary data)情况下的存储器基元中的电阻分布和 数据的图；图12为示出了同一实施例中的感测放大器的第一配置的电路图；图13为示出了同一实施例中的感测放大器的第二配置的电路图；图14为示出了同一实施例中的感测放大器的第三配置的电路图；图15为示出了同一实施例中的感测放大器的第四配置的电路图；图16为示出了同一实施例中的状态机的配置的框图；图17为示出了同一实施例的写入操作的流程图；图18为示出了在数据写入时的选择信号/WS、BS以及写入脉冲WP、BP的波形图19为示出了在本发明的第二实施例中的写入操作的流程图；图20为示出了在本发明的第三实施例中的写入操作的流程图；图21示出了同一实施例中的存储器基元中的存储区域；图22A提供了示出在多值存储情况下存储器基元中的电阻分布和数据的图；图22B提供了示出在多值存储情况下存储器基元中的电阻分布和数据的图；图22C提供了示出在多值存储情况下存储器基元中的电阻分布和数据的图；图23为示出了在本发明的第四实施例中的写入操作的流程图；图24为示出了在本发明的第五实施例中的写入操作的流程图；图25为示出了在本发明的第六实施例中的写入操作的流程图；图26A为示出了上述实施例中的写入脉冲的第一产生实例的波形图；图26B为示出了上述实施例中的写入脉冲的第一产生实例的波形图；图26C为示出了上述实施例中的写入脉冲的第一产生实例的波形图；图27A为示出了上述实施例中的写入脉冲的第二产生实例的波形图；图27B为示出了上述实施例中的写入脉冲的第二产生实例的波形图；图27C为示出了上述实施例中的写入脉冲的第二产生实例的波形图；图28为示出了上述实施例中的写入脉冲的第三产生实例的波形图；图29为示出了上述实施例中的写入脉冲的第四产生实例的波形图；以及图30为示出了另一实施例中的写入和擦除脉冲的产生实例的波形图。
具体实施例方式下面将参考附图描述本发明的实施例。[第一实施例][整体配置]图1为根据本发明的第一实施例的非易失性存储器的框图。该非易失性存储器包括以矩阵形式设置的存储器基元的存储器基元阵列1，每一个存储器基元包括稍后描述的电阻可变型部件，例如，PCRAM(相变部件)或ReRAM(可变电 阻器)。在沿位线BL方向邻近存储器基元阵列1的位置处设置列控制电路2。列控制电路 2控制存储器基元阵列1中的位线BL以从存储器基元擦除数据、在存储器基元中写入数据 以及从存储器基元读出数据。在沿字线WL方向邻近存储器基元阵列1的位置处设置行控 制电路3。行控制电路3选择存储器基元阵列1中的字线WL并施加为了从存储器基元擦除 数据、在存储器基元中写入数据以及从存储器基元读出数据所需的电压。数据I/O缓冲器4经由I/O线路而被连接到外部主机(未示出)以接收写入数据、 接收擦除指令、提供读出数据以及接收地址数据和命令数据。数据I/O缓冲器4向列控制 电路2发送所接收的写入数据且从列控制电路2接收读出数据并将其提供到外部。从外部 向数据I/O缓冲器4供给的地址经由地址寄存器5而被发送到列控制电路2和行控制电路 3。从主机向数据I/O缓冲器4供给的命令被发送到命令接口 6。命令接口 6接收来自主机 的外部控制信号并确定向数据I/O缓冲器4供给的数据是写入数据、命令、还是地址。如果 该数据是命令，则命令接口将其作为所接收的命令信号而传送到状态机7。状态机7管理整 个非易失性存储器以接收来自主机的命令、读取、写入、擦除并执行数据I/O管理。外部主机还可以接收由状态机7管理的状态信息并确定操作结果。该状态信息还用于控制写入和 擦除。状态机7控制脉冲产生器9。在该控制下，使得脉冲产生器9以任意时序提供任何 电压的脉冲。这里形成的脉冲可以被传送到通过列控制电路2和行控制电路3选择的任何 线路。可以在紧接在形成于布线层中的存储器基元阵列1之下的Si衬底中形成除存储器基元阵列1之外的外围电路部件。因此，可以将非易失性存储器的芯片面积制造为几乎 等于存储器基元阵列1的面积。[存储器基元阵列和外围电路]图2为存储器基元阵列1的一部分的透视图，以及图3为沿图2的线1-1’截取并 从箭头方向观察的一个存储器基元的截面视图。存在平行设置的作为第一线路的多条字线WL0-WL2，其与平行设置的作为第二线 路的多条位线BL0-BL2交叉。存储器基元MC设置在两种线路的每个交叉处并被夹在两种 线路之间。希望地，第一和第二线路由诸如W、WSi、NiSi、CoSi的耐热低电阻材料构成。存储器基元MC包括可变电阻器VR和非欧姆部件NO的串联电路，如图3所示。在施加电压时，可变电阻器VR可以通过电流、热或化学能来使电阻变化。在可变 电阻器VR的上表面和下表面上设置用作阻挡金属层和粘附层的电极ELI、EL2。电极的材 料包括 Pt、Au、Ag、TiAlN, SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO, Al、PtlrOx、PtRhOx, Rh/TaAlN、TiOX、NbTiOX、Si。还可插入能够实现均勻取向的金属膜。可以进一步插入缓冲 层、阻挡金属层和粘附层。可变电阻器VR可以包括通过晶体状态与非晶体状态之间的相变而使电阻变化 的诸如硫属化物的可变电阻器(PCRAM)；以及包含含有过渡元素的阳离子的复合化合物并 通过阳离子的迁移来使电阻变化的可变电阻器(ReRAM)。图4和5示出了后一种可变电阻器的实例。图4所示的可变电阻器VR包括设置 在电极层11与13之间的记录层12。记录层12由含有至少两种类型的阳离子元素的复合 化合物构成。所述阳离子元素中的至少一种是具有被电子不完全填充的d轨道的过渡元 素，并且相邻的阳离子元素之间的最短距离为0.32nm或更小。具体而言，其可以由化学式 AxMyXz(A和M为不同的元素)表示，并由具有诸如尖晶石结构(AM2O4)、钛铁矿结构(AMO3)、 铜铁矿结构(AMO2)、LiMON2结构(AMN2)、黑钨矿结构(AMO4)、橄榄石结构(A2MO4)、锰钡矿 (hollandite)结构(AMO2)、斜方锰矿(ramsdellite)结构(AxMO2)以及钙钛矿结构(AMO3) 的晶体结构的材料形成。在图4的实例中，A包括Zn，M包括Mn，X包括0。在记录层12中，小白圈表示扩 散离子(Zn)，大白圈表示阴离子(0)，小黑圈表示过渡元素离子(Mn)。记录层12的初始状 态为高电阻状态。当电极11保持在固定的电势并且将对电极层13施加负电压时，在记录 层12中的扩散离子的一部分朝向电极层13迁移，从而相对于阴离子减少了记录层12中的 扩散离子。到达电极层13的扩散离子接受来自电极层13的电子并沉淀为金属，由此形成 金属层14。在记录层12内部，阴离子变得过剩，由此增加了记录层12中的过渡元素离子的 化合价(valence)。结果，载流子注入使记录层12变为电子导电，由此完成设定(set)。在 读取时，允许电流流动，电流值很小，以致构成记录层12的材料不发生电阻变化。通过在记录层12中提供足够时间的大电流流动(其会导致有助于记录层12中的氧化还原反应的焦 耳热)，可以将编程状态(低电阻状态)重设(reset)到初始状态(高电阻状态)。施加与 设定时相反方向的电场也可以实现重设。在图5的实例中，被夹在电极层11与13之间的记录层15由两个层形成第一化 合物层15a和第二化合物层15b。第一化合物层15a被设置在靠近电极层11的一侧并由化 学式AxMlyXlz表示。第二化合物层15b被设置在靠近电极层13的一侧并具有能够容纳来 自第一化合物层15a的阳离子元素的间隙位置。在图5的实例中，在第一化合物层15a中，A包括Mg，Ml包括Mn，Xl包括0。第二 化合物层15b包含作为过渡还原离子的由黑圈表示的Ti。在第一化合物层15a中，小白圈 表示扩散离子(Mg)，大白圈表示阴离子(0)，双圈表示过渡元素离子(Mn)。以诸如两个或更 多的层的多层形式层叠第一化合物层15a和第二化合物层15b。在该可变电阻器VR中，对电极层11和13施加电势，以便第一化合物层15a用作 阳极且第二化合物层15b用作阴极，从而在记录层15中形成电势梯度。在该情况下，在第 一化合物层15a中的扩散离子的一部分迁移通过晶体并进入位于阴极侧的第二化合物层 15b。第二化合物层15b的晶体包括能容纳扩散离子的间隙位置。因此，在间隙位置中捕获 从第一化合物层15a移动来的扩散离子。因此，第一化合物层15a中的过渡元素离子的化 合价增大，而第二化合物层15b中的过渡元素离子的化合价减小。在初始状态下，第一和第 二化合物层15a、15b可处于高电阻状态。在该情况下，在第一化合物层15a中的扩散离子 的一部分从第一化合物层15a迁移到第二化合物层15b，这在第一和第二化合物的晶体中 产生了导电载流子，并由此二者都具有导电性。与上述实例相似，通过在记录层15中提供 足够时间的大电流流动(用于焦耳发热以有助于记录层15中的氧化还原反应)，可以将编 程状态(低电阻状态)重设到擦除状态(高电阻状态)。施加与设定时相反方向的电场也 可以实现重设。非欧姆部件NO可以包括各种二极管，例如，(a)肖特基二极管，(b)PN结二极管， (C)PIN 二极管，以及具有(d)MIM(金属-绝缘体-金属)结构和(e) SIS(硅-绝缘体-硅) 结构，如图6所示。在该情况下，可以插入形成阻挡金属层和粘附层的电极EL2、EL3。如果 使用二极管，从其特性出发，其可进行单极操作。在MIM结构或SIS结构的情况下，其可进 行双极操作。可以以与图3相反的上/下关系设置非欧姆部件NO和可变电阻器VR。可替 代地，非欧姆部件NO可以具有上/下颠倒的极性。可以层叠多个上述这种结构以形成三维结构，如图7所示。图8为示出了图7的 11-11’截面的截面视图。所示的实例涉及具有基元阵列层MA0-MA3的4-层结构的存储器 基元阵列。上和下存储器基元MCO、MCl共享字线WLOj。上和下存储器基元MCl、MC2共享 位线BLli。上和下存储器基元MC2、MC3共享字线WLlj。代替线路/基元/线路/基元重 复，可以将层间绝缘体插入为在基元阵列层之间的线路/基元/线路/层间绝缘体/线路 /基元/线路。存储器基元阵列1可以被划分为若干个存储器基元组的MAT。上述列控制电路2 和行控制电路3可被设置在MAT、扇区、或基元阵列层MA的基础上，或被它们共享。可替代 地，它们可以被多条位线BL共享以减小面积。图9为使用二极管SD作为非欧姆部件NO的存储器基元阵列1和外围电路的电路图。为了简明，假设存储器具有单层结构来进行描述。在图9中，包含在存储器基元MC中的二极管具有连接到字线WL的阳极和经由可 变电阻器VR而连接到位线BL的阴极。每一条位线BL使其一端连接到选择电路2a，该选择 电路2a为列控制电路2的一部分。每一条字线WL使其一端连接到选择电路3a，该选择电 路3a为行控制电路3的一部分。选择电路2a包括在每一条位线BL处设置的选择PMOS晶体管QPO和 选择NMOS 晶体管QN0，晶体管QPO和晶体管QNO的栅极和漏极被共用连接。选择PMOS晶体管QPO使 其源极连接到高电势电源Vcc。选择NMOS晶体管QNO使其源极连接到位线侧驱动感测线 BDS,该位线侧驱动感测线BDS被用于施加写入脉冲并在数据读取时供应检测电流。晶体管 QP0,QNO具有连接到位线BL的共用漏极和被供应有用于选择每一条位线BL的位线选择信 号BSi的共用栅极。选择电路3a包括在每一条字线WL处设置的选择PMOS晶体管QPl和选择NMOS晶 体管QN1，晶体管QPl和晶体管QNl的栅极和漏极被共用连接。选择PMOS晶体管QPl使其 源极连接到字线侧驱动感测线WDS，该字线侧驱动感测线WDS用于施加写入脉冲并在数据 读取时供应检测电流。选择NMOS晶体管使其源极连接到低电势电源Vss。晶体管QP1、 QNl具有连接到字线WL的共用漏极和被供应有用于选择每一条字线WL的字线选择信号/ WSi的共用栅极。上述实例适于分别地选择存储器基元。相反地，在从连接到字线WLl的多个存 储器基元MC以批的方式读取数据时，为位线BL0-BL2分别设置感测放大器，并且将位线 BL0-BL2经由选择电路2a而分别连接到感测放大器。图10为示出了存储器基元阵列1的另一实例的电路图。该存储器基元阵列1包括 其极性与图9所示的存储器基元阵列1中的情况相反的二极管SD。包含在存储器基元MC 中的二极管具有连接到位线BL的阳极和经由可变电阻器VR而连接到字线WL的阴极。在 选择电路2a中，选择PMOS晶体管QPO使其源极连接到位线侧驱动感测线BDS，而选择NMOS 晶体管QNO使其源极连接到低电势电源Vss。在选择电路3a中，选择PMOS晶体管QPl使 其源极连接到高电势电源Vcc，而选择NMOS晶体管QNl使其源极连接到字线侧驱动感测线 WDS0在该电路的情况下，电流沿与图9的存储器基元阵列1相反的方向从位线BL朝向字 线WL流动。选择电路2a、3a也具有与图9的情况相反的极性。[ 二值数据读取]接下来描述二值读取。在上述电路中，在每一个存储器基元MC中数据被存储为可变电阻器VR的电阻。在 图9所示的电路的实例中，例如，在该未选择状态下，字线选择信号/WS0、/WS1、...处于“H” 电平(16卯1)，而位线选择信号850、851、...处于“L”电平。在该情况下，所有字线WL被 设定在“L”电平，所有位线BL被设定在“H”电平。在未选择状态下，所有存储器基元MC中 的二极管SD被反向偏置并关断，因此没有电流在可变电阻器VR中流动。这里考虑对连接 到字线WLl和位线BLl的中间存储器基元MC的选择。在该情况下，行控制电路3将字线选 择信号/WSl设定为“L”电平，并且列控制电路2将位线选择信号BSl设定为“H”电平。结 果，字线WLl被连接到字线侧驱动感测线WDS，而位线BLl被连接到位线侧驱动感测线BDS。 因此，将“H”电平施加到驱动感测线WDS且将“L”电平施加到驱动感测线BDS导致字线WLl处于“H”电平且位线BLl处于“L”电平。因此，在选择的基元中，二极管SD被正向偏置以 允许电流流动。通过可变电阻器VR的电阻，可以确定在选择的基元中流动的电流的量。因 此，通过感测电流的值，便可以读出数据。即，通过如图11所示使擦除高电阻状态与“1”关 联并使编程低电阻状态与“O”关联，对于小值，感测电流可被检测为“ 1 ”，而对于大值，感测 电流可被检测为“O”。选择的字线WLl和未选择的位线BL处于“H”电平，因此没有电流在其中流动。未 选择的字线WL和选择的位线BLl处于“L”电平，因此同样没有电流在其中流动。所以，除 了选择的存储器基元之外，在其他存储器基元中没 有电流流动。在上述实例中，存储器基元被分别选择。相反地，在从连接到字线WLl的多个存储 器基元MC以批的方式读取数据时，感测放大器被分别连接到各位线BL0-BL2，以便通过位 线选择信号BS选择多个读目标位线。图12-15示出了可应用于上述基元阵列的感测放大器的实例。图12所示的感测放大器对应于图9的电路，其为电压检测型的单端 (single-ended)感测放大器。经由钳位NMOS晶体管Ql将感测节点Nsen连接到位线BL。 钳位NMOS晶体管Ql钳位位线电压并用作预感测放大器。感测节点Nsen还被连接到用于 使位线预充电的预充电NMOS晶体管Q2。感测节点Nsen被连接到电荷保持电容器C，该电荷保持电容器C配置用于临时保 持感测的数据的数据存储电路TDC。感测节点Nsen经由传送NMOS晶体管Q3而被连接到作为主数据存储电路的数据 锁存器PDC。感测节点Nsen还经由传送NMOS晶体管Q4而被连接到作为数据存储电路的数 据锁存器SDC，该数据存储电路用于实现与数据I/O缓冲器4的数据通信。因此，数据锁存 器SDC经由用列选择信号CSL驱动的列选择门Q8，Q9而被连接到数据线DL、DLn。如此配置的感测放大器如下执行感测操作。首先，选择连接到作为数据读取目标 的存储器基元MC的字线WL和位线BL，之后在保持钳位NMOS晶体管Ql关断的同时使字线 WL处于“H”电平并使位线BL处于“L”电平。结果，位线BL被供应有电流流动，该电流流动 的值对应于存储器基元MC的电阻，从而根据该电流的值在位线BL上的寄生电容中存储电 荷。具体而言，如果存储器基元MC具有低电阻，则位线BL上的电势升高，而如果存储器基 元MC具有高电阻，则位线BL上的电势降低。同时或随后，开启预充电NMOS晶体管Q2，以便 对电荷保持电容器C预充电。然后，使钳位NMOS晶体管Ql在栅极处具有VBLC+Vt (Vt表示 钳位NMOS晶体管Ql的阈值电压)。如果位线BL上的电压高于VBLC，则晶体管Ql保持关 断。相反地，如果位线BL上的电压低于VBLC，则晶体管Ql关断并释放在电荷保持电容器C 上的电荷。因此，当存储器基元MC具有低电阻时，感测节点Nsen上的电压呈现“H”，而当存 储器基元MC具有高电阻时，感测节点Nsen上的电压呈现“L”。该电压经由传送NMOS晶体 管Q3而在数据锁存器PDC处被锁存为读出数据，并以特定的时序经由数据锁存器PDC而被 读出到数据线DL、DLn。图13所示的感测放大器对应于图10的电路，并且与图12的电路的不同之处在于 存储器基元MC中的二极管SD的极性。在该感测放大器的情况下，预充电NMOS晶体管Q2 开启，以便对电荷保持电容器C预充电。然后，使钳位NMOS晶体管Ql在栅极处具有特定的 栅极电压VBLC+Vt。在该情况下，根据电容器C上的电荷是否可被放电到位线BL来确定存储器基元MC的电阻。当存储器基元MC具有低电阻时，感测节点Nsen上的电压呈现“L”，而 当存储器基元MC具有高电阻时，感测节点Nsen上的电压呈现“H”。该电压经由传送NMOS 晶体管Q3而在数据锁存器PDC处被锁存为读出数据，并以特定的时序经由数据锁存器SDC 而被读出到数据线DL、DLn。图14对应于图10的电路并示出了 ABL(全位线)型的感测放大器。在感测操作 期间，该感测放大器控制位线电势以使其总是固定到恒定电压，从而排除邻近的位线之间 的影响且并行感测所有位线。该感测放大器经由晶体管Q21、Q22、Q24而对感测电容器Cl预充电且经由晶体管 Q21-Q26对位线BL预充电。在经过了该预充电时段之后，断开通向电容器Cl的预充电路 径，之后形成用于经由晶体管Q25、Q26和位线BL而释放存储在电容器Cl上的电荷的路径。 在该状态下，使用包含在电流分辨电路(current discriminating circuit)中的晶体管 Q29、Q30来感测电容器Cl上的电荷是否被释放。该结果被存储在数据锁存器PDC中。当 存储器基元MC具有低电阻时，在感测节点Nsen上的锁存数据或电压呈现“H”，而当存储器 基元MC具有高电阻时，在感测节点Nsen上的锁存数据或电压呈现“L”。图15所示的感测放大器电路2b、3b包括在列控制电路2和行控制电路3中设置 的电流检测型感测放大器。感测放大器电路2b、3b包括电阻器R0、R1 ；其用作用于将在选 择的基元中流动的电流转变为电压的部件；虚基元DMC ；电阻器rO、rl，其用于将在虚基元 DMC中流动的电流转变为电压；以及运算放大器(opamp) 0P0、OPl。。通过选择PMOS晶体管QPl来选择基元阵列中的字线WL，其中该选择PMOS晶体管 QPl利用作为行控制电路3的输出的字线选择信号/WS而被驱动。字线WL经由驱动感测 线WDS且经由电阻器Rl而被连接到高电势电源线WPS。通过选择NMOS晶体管QNO来选择 位线BL，其中该选择NMOS晶体管QNO利用作为列选择电路2的输出的选择信号BS而被驱 动。位线BL经由驱动感测线BDS而被连接到低电势电源线BPS。与存储器基元MC等价的虚基元DMC包括虚二极管DSD和虚电阻器DVR，且具有在 存储器基元MC的二值数据电阻之间的中间电阻。虚基元DMC的一端经由选择PMOS晶体管 QP2和电阻器rl而被连接到高电势电源线WPS。PMOS晶体管QP2为选择PMOS晶体管QPl 的虚部件且总是被驱动为开启。虚基元DMC的另一端经由NMOS晶体管QN2和电阻器r0而 被连接到低电势电源线BPS。NMOS晶体管QN2为选择NMOS晶体管QNO的虚部件且总是被 驱动为开启。感测放大器在主部分中包括两个运算放大器0P0、0P1。运算放大器0P0具有非反 转输入端子和反转输入端子，向非反转输入端子提供来自电阻器r0的中心抽头的输出b的 合适电压，且向反转输入端子提供在电阻器r0与NMOS晶体管QNO之间的连接节点上的电 压。运算放大器OPl具有反转输入端子和非反转输入端子，向反转输入端子提供来自电阻 器Rl的中心抽头的输出w的合适电压，且向非反转输入端子提供在电阻器rl与PMOS晶体 管QP2之间的连接节点上的电压。下面描述如此配置的感测放大器电路2b、3b的操作。如上所述，在未选择状态，字 线WL保持在“L”电平，位线BL保持在“H”电平。在选择时，字线选择信号/WS被设定为 “L”，位线选择信号BS被设定为“H”。当为高电势电源线WPS提供“H”电平=Vcc且为低电 势电源线BPS提供“L”电平=Vss时，基元电流在选择的存储器基元MC中流动。
具体而言，电阻器R0、Rl、r0、rl具有以下关系。例如，电阻器RO的在端子BPS与用于向运算放大器OPO提供电压输出b的中心抽头之间的电阻可以与电阻器r0相同。相 似地，电阻器Rl的在端子WPS与用于向运算放大器OPl提供电压输出w的中心抽头之间的 电阻可以与电阻器rl相同。在这样的情况下，如果选择的基元处于高电阻状态(以下称为 数据“1”)并且基元电流小于在虚基元DMC中流动的电流，那么运算放大器0P0、OPl的输 出均变为“H”。相反地，如果选择的基元处于低电阻状态(以后称为数据“0”)并且基元电 流大于在虚基元DMC中流动的电流，那么运算放大器0Ρ0、0Ρ1的输出均变为“L”。因此，可 以相互区分数据“0”和“1”。仅仅将感测放大器电路2b、3b的配置作为优选配置实例示出，该优选配置实例被 开发为当以多层形式设置存储器基元层时的感测放大器方案。因此，如果仅仅考虑上述的 二值存储，则仅使用运算放大器0P0、OPl中的一个便足够。可替代地，与运算放大器0Ρ0、 OPl中的一个的反转输入端子和非反转输入端子相关的连接之间的关系可以被颠倒。在该 情况下，根据数据，对于两个运算放大器0Ρ0、0Ρ1的输出，根据数据，当一个呈现“H”时则另 一个呈现“L”。因此，可以准备接收这两个运算放大器输出的另外的运算放大器，以获得与 数据“0”、“ 1，，对应的“H”、“L”的感测输出。[数据写入]下面描述非易失性存储器中的具有校验的写入操作。虽然下面首先描述了 SLC(单级基元(Single Level Cell))，但本发明不仅可以应用于SLC，也可以应用于 MLC(多级基元)。图11示出了基元电阻的分布，假设多基元写入和校验，但可以相似地考 虑基于一个基元的写入和校验。当从外部主机(未示出)提供写入命令时，写入命令经由数据1/0缓冲器4而被 引入且经由命令接口 6而被传送到状态机7。经由数据1/0缓冲器6而将写入数据从主机 传送到列控制电路2。写入数据被锁存在列控制电路2的感测放大器中的锁存器单元中。 然后，状态机7控制脉冲产生器9以写入。图16示出了与写入操作相关的状态机7的配置。提供控制电路20，以指示脉冲 产生器9产生用于写入、读取以及擦除的脉冲。向控制电路20提供存储在最大循环次数存 储单元21和可允许的失败位数目存储单元22中的设定以及来自状态判定电路23的判定 结果。最大循环次数存储单元21存储限定了最大写入重复次数的最大循环次数。可允许 的失败位数目存储单元22存储可以用ECC修正错误的位的数目作为可允许的失败位数目。 状态判定电路23判定校验结果的状态信息。图17示出了写入操作的流程图。图18是示出了施加到各部分的脉冲的波形图。最初，产生第一写入脉冲WP、BP (Si)。即，如图18所示，在图9的电路的情况下， 在从高电阻状态变化到低电阻状态的数据设定时，与数据写入目标存储器基元对应的字线 WLl的字线选择信号/WSl被设定为“L”电平。此外，与写入目标存储器对应的位线BLl的 位线选择信号BSl被设定为“H”电平。同时，向字线侧驱动感测线WDS提供用于使可变电阻 器VR的电阻从擦除水平(erase level)变化到编程水平(programlevel)(如图11所示) 的写入脉冲WP、BP。写入脉冲WP、BP由图1所示的脉冲产生器9提供并具有例如Vcc电平 的脉冲高度。同时，向位线侧驱动感测线BDS提供Vss电平的负写入脉冲BP。结果，处于高 电阻状态(擦除状态)的可变电阻器VR被设定为处于低电阻状态(编程状态)。
接下来，执行校验读取(S2)。在该情况下，从脉冲产生器9将校验读取所需的校验 读取脉冲VRP施加到字线侧驱动感测线WDS，如图18所示。校验水平(verify level)为如 图11所示的编程的存储器基元MC的电阻分布的最高电阻侧处的电阻。在示出的实例中， 被擦除的存储器基元MC具有从IM到IOOk Ω的电阻分布，而被写入的存储器基元MC具有 从IOk到IkQ的电阻分布。因此，校验水平具有IOk的电阻。在图12所示的感测放大器 中，存储器基元MC具有IOk的电阻。在该情况下，通过以下表达式表示在位线BL上充电的 电压VBLC [表达式1]<formula>formula see original document page 14</formula>其中，Vwb表示跨过字线WL和位线BL施加的电压，t表示施加时间，Cb表示位线BL 的电容。钳位晶体管Ql上的栅极电压BLCLAMP被设定在VBLC+Vt (Vt表示NMOS晶体管Ql 的阈值电压)。在该情况下，如果存储器基元MC具有小于IOkQ的电阻，那么在位线BL上 的电势变为大于VBLC，这关断了钳位晶体管Ql并使锁存的数据为“H”。如果存储器基元MC 具有大于IOk Ω的电阻，那么在位线BL上的电势变为小于VBLC，这开启了钳位晶体管Ql并 使锁存的数据为“L”。因此，状态判断电路23可以判定如果锁存的数据为“H”，则状态为 通过(pass)，而如果锁存的数据为“L”，则状态为失败(S3)。在图13和14所示的感测放大器的情况下，可以通过预充电时间调整在电容器C、 Cl中存储的电荷的量，从而设定校验水平。在图15所示的感测放大器的情况下，虚基元DMC 中的虚电阻器DVR的电阻被设定在校验水平的电阻。在该情况下，在正常读取时和在校验 时的虚基元DMC之间切换将被连接的虚基元DMC。在同时多位写入的情况下，可以在感测放大器中的数据锁存器(PDC)处锁存数据 之后在列控制电路2中以批的方式判定状态。在基于位的写入的情况下，识别一个位的状 态便是足够的。批感测结果被传送到状态机7，并进入状态判定电路23中。在控制电路 20处判定该结果。如果状态为通过，意味着完成写入，则控制终止在非易失性半导体存储 器件中的编程(S3)。另一方面，如果状态为失败，意味着写入尚未完成，则提供第二写入 脉冲AWP(S4)。在该情况下，附加的脉冲使电压-电平变化，阶升(step-up)写入或阶降 (step-down)写入，如图18所示。可以使脉冲宽度变化。状态判定电路23具有判定写入尚 未完成的程度的功能。基于该信息，控制电路20可以控制脉冲产生器9，如图18中的附加 的编程。具体而言，通过检测在感测放大器中流动的电流的值，状态判定电路23检测存储 器基元MC的电阻并基于检测值进行控制。该情况下的控制目标包括电压脉冲的宽度或量 值或阶宽。由此，进行校验、将结果反馈到下一个脉冲以及重复这些操作可以确保这样的写 入，该写入可通过多个脉冲收紧电阻分布宽度。[第二实施例]图19为示出了根据本发明的第二实施例的写入操作的流程图。考虑图17的写入流程即使经过了尽可能多的次数的写入仍写入失败的情况。在 该情况下，如果在完成操作之前堆栈(stacked)，便产生问题。因此，设定最大循环次数。在 本实施例中，在图16的最大循环次数存储单元21中设定的最大循环次数等于3。在一个循 环中包含具有第一和第二脉冲的编程以及校验设定。如果未完成写入(S3)，那么编程在3 次循环之后终止(S5)。在该情况下，状态判定电路23被设定为失败，并通过数据I/O缓冲器4将该信息传送到外部主机。作为结果，主机可以读取通过/失败信息并识别写入的完成/未完成°[第三实施例]图20为示出了根据本发明的第三实施例的写入操作的流程图。如图16所示，状态机7可以在可允许的失败位数目存储单元22中设定可允许的 失败位的数目。考虑到ECC(错误修正码)恢复(relief)，提供可允许的失败位。当假设基 于页写入时，如图21所示在页中准备ECC区域。因此，即使在允许失败位的同时完成写入 以种植操作，也可在读取数据时执行ECC恢复，因此可以无错误地读出初始的旨在写入的 数据。在多位写入时，如图20所示，如果校验结果为失败，则对失败位的数目进行计数 (S6)。基于在锁存器单元中存储的校验结果，使用用于检测与失败位的数目相应的电流值 的系统来对失败位的数目进行计数。如果失败位的数目 <可允许的失败位的数目，则使状 态为通过并完成写入(S7)。如果失败位的数目 >可允许的失败位的数目，则使状态为失败， 并用第二脉冲AWP执行附加的编程(S4)。在该情况下，即使由于与上述相似的原因而不能完成写入，也可以判定最大循环 次数，然后完成写入操作。另外，将状态判定为失败并传送到主机。此外，由于对失败位的 计数是耗时的，可以从任意的循环次数开始计数以改善写入性能。通过组合编程、校验和上述其他功能，在使用可变电阻器的非易失性存储器中的 写入操作可以对任何电阻水平执行写入。[第四实施例]下面描述应用到MLC的本发明的第四实施例。图22A-22C提供了示出在多值存储 情况下的存储器基元中的电阻分布与数据之间的关系的图。图22A示出每一个存储器基元 MC中的2-位数据存储的实例，其中每一个存储器基元MC的写入被执行为包含在4个电阻 分布A-D中。这些分布对应于依次从较高的电阻分布A开始的2-位数据“ 11 ”、“ 10”、“01”、 “00”。图22B示出每一个存储器基元MC中的3-位数据存储的实例，其中每一个存储器基 元MC的写入被执行为包含在8个电阻分布A-H中。这些分布对应于依次从较高的电阻分 布 A 开始的 3-位数据“ 111 ”、“ 110 ”、“ 101 ”、“ 100 ”、“011 ”、“ 010”、“ 001 ”、“ 000 ”。图 22C 示 出每一个存储器基元MC中的4-位数据存储的实例，其中每一个存储器基元MC的写入被执 行为包含在16个电阻分布A-P中。这些分布对应于依次从较高的电阻分布A开始的4-位 数据“1111”、“1110”、“1101”、“1100”、·· · “0011”、· · ·、“0010”、“0001”、“0000”。可以将更多值的数据写入考虑为包括对多个基元的同时写入和与二值类似的对 每一个基元的单独写入。在前一情况下，需要在提供脉冲之后的每一个水平处执行校验。例 如，在图22A所示的四值写入的情况下，对应于数据“10”、“01”、“00”的电阻分布B、C、D中 的最大电阻被设定在校验水平VLB、VLC、VLD。通过施加到感测放大器的电压来设定这些校 验水平 VLB、VLC、VLD。例如，在图12的感测放大器的情况下，钳位晶体管Ql上的栅极电压VBLC+Vt可以 根据校验水平Rvf而通过以下表达式确定并切换到重复校验。[表达式2]VBLC = VwbII- ε (_t/CB * Rvf) }
在图13和14所示的感测放大器的情况下，根据校验水平使通过预充电晶体管Q2、 Q21的预充电电流变化。在图15的情况下，根据校验水平切换虚基元DMC。使用每一个感测放大器中的锁存的数据来判定写入哪个水平。在同时向多个基元 写入的情况下，在所有水平校验所有基元。在感测放大器的内部或外部包含算数功能。将 所希望的校验水平的校验结果放入锁存器中，并且忽略其他校验结果。在所有水平下进行 了校验之后每一个存储器基元都校验通过的情况下，不需要更进一步的写入。因此，在下一 编程脉冲处，将未选择电压传送到位线BL。相反地，在写入未完成的情况下，执行进一步的 写入。除了上述操作之外的其他操作与第一到第三实施例中的情况相似。还可以将2-位 基元分为2页，在其中逐个地写入位。在该情况下，在任何电阻分布水平处写入第一位，然 后写入下一个位，如图21中的MLC。
同样，在具有诸如图22B和C中那些的更多的位/基元的存储器的情况下，也可以 应用上述考虑。在基于基元的写入的情况下，输入的数据可以规定要写入哪个水平。因此，可以在 施加编程脉冲之后在特定的校验水平下执行校验写入。在图23中示出了此时的算法。最初，施加第一脉冲WP以执行编程(Si)。接下来， 执行校验(S2)。可以在根据写入数据的任何水平下执行校验。如果状态判定结果指示失 败，那么使用第二脉冲AWP来执行附加写入(S4)。在该情况下，如第一实施例中所述，可以 基于校验结果形成脉冲。如果状态判定结果指示通过，则流程跳转到步骤S8以执行重复编 程(overprogram)校验。该校验在比希望写入的电阻水平高一级(one-level higher)的 读取水平RLa、RLb、RLc下执行，如图22A所示。例如，如果在C水平(=“01”)下执行写 入，那么在编程脉冲施加之后在校验水平VLC下执行校验，并且在读取水平RLD下执行重复 编程校验。这可以感测在比希望写入的电阻分布高的分布中写入的基元。如果该重复编程 校验的状态结果指示通过，意味着成功写入了任何电阻，那么控制终止编程(S9)。如果状态 结果指示失败，则流程前进到步骤SlO以擦除有关的基元(SlO)。此后，流程返回到步骤S2 以再次写入(S4)。通过上述方法，校验写入可以被执行而实现在任何电阻水平下的写入。 同时，可以执行重复编程校验以防止基元的重复编程。[第五实施例]图24示出了根据本发明的又一实施例的流程图。该实施例中的步骤S1-S9与第四实施例中的相似。在该实施例中，如果重复编程 校验使得状态失败，则将弱擦除脉冲施加到存储器基元MC(Sll)，由此使存储器基元不被完 全擦除而是被轻微擦除。可以从校验结果确定弱擦除脉冲的脉冲量值和脉冲宽度。之后， 执行校验(S12)。该校验包括执行正常校验和重复编程校验或其中的任一个。在两种校验 都执行时，获得状态的AND，并且如果结果指示通过，那么完成写入(S13)。在正常校验失败 的情况下，施加遵循步骤S4的第二脉冲AW0在重复编程校验的情况下，再次施加弱擦除脉 冲(Sll)。其他操作类似于第四实施例。[第六实施例]图25为示出了本发明的第六实施例中的写入操作的流程图。在该实施例中，接连 地执行校验和重复编程校验(S2，S8)，由此有效地执行两种类型的校验。[其他实施例]
在对多个基元同时写入时，可以以批的方式执行写入和校验，并且可以以一基元 为基础实现擦除脉冲和弱擦除脉冲。此外，根据器件结构在使用沿相反的方向施加的电压 的双极操作中实现擦除和弱擦除操作。可替代地，其可以在使用沿同一方向长时间施加的 电压的单极操作中实现。通过这样的方法，校验写入可以对任何的电阻水平写入。同时，重复编程校验可以 防止基元的重复编程。此外，弱擦除脉冲的施加可以改善与写入速度相关的性能。图26A-26C示出了多数据写入脉冲形成的实例。该实例为使写入脉冲的脉冲电压 根据输入数据而变化的实例。假设这里所示的可变电阻器VR的擦除状态(“11”)处于A 水平。在该情况下，当输入数据为“00”时，则产生具有最高脉冲高度(Vcc)的写入脉冲WP， 如图26A所示。当输入数据为“01”时，则产生具有比最高脉冲高度低一级(one-step)的 高度的写入脉冲WP，如图26B所示。当输入数据为“10”时，则产生具有最低脉冲高度的写 入脉冲WP，如图26C所示。要求这些写入脉冲WP具有可以将可变电阻器VR的电阻移动到 图22所示的水平D、C、B的电压和脉冲宽度。图27A-27C示出了写入脉冲形成的另一实例。在该实施例中，使用输入数据来改变写入脉冲的脉冲宽度。假设擦除状态(“11”) 处于A水平。在该情况下，当输入数据为“00”时，则产生具有最大脉冲宽度的写入脉冲WP， 如图27A所示。当输入数据为“01”时，则产生具有比最大脉冲宽度窄一级的脉冲宽度的写 入脉冲WP，如图27B所示。当输入数据为“ 10”时，则产生具有最窄脉冲宽度的写入脉冲WP， 如图27C所示。要求这些写入脉冲WP具有可以将可变电阻器VR的电阻移动到图22所示 的水平D、C、B的电压和脉冲宽度。图28示出了八值数据写入脉冲WP的实例，其可以通过组合地使用脉冲宽度和脉 冲高度来改变写入功率。即，假设擦除状态(“111”)处于A水平。在该情况下，当输入数据 为“000”时，则选择具有最大脉冲高度和最宽脉冲宽度的写入脉冲H。当输入数据为“110” 时，则选择具有最小脉冲高度和最窄脉冲宽度的写入脉冲B。图29为示出了用于阶升(st印-up)或阶降(st印-down)写入的写入脉冲的波形 图。在该情况下，写入脉冲WP的数目使可变电阻器VR的电阻变化。在执行这样的阶升或阶 降写入时，使用写入数据的输入来形成初始脉冲，由此缩短写入时间。除了脉冲数目之外， 还可以改变阶宽度。上面描述了其中写入脉冲和擦除脉冲具有相同极性的单极操作。本发明还可以应 用于双极操作类型的非易失性存储器。图30示出了利用非欧姆部件NO的不对称特性向可 变电阻器VR施加反方向脉冲作为擦除脉冲EWP的实例。如已知的，通过施加反方向电压， 可以重设上述可变电阻器。在该情况下，可以使写入脉冲WP以多个阶段变化，并且可以附 加地改变相反极性擦除脉冲的脉冲宽度或脉冲高度来改变弱擦除脉冲的水平。上述存储器 基元阵列并不特别地局限于单层结构。如果以多层形式设置上述存储器基元，则可以额外 地增加数据存储能力。在该情况下，即使由上层和下层共享部分的字线和位线，考虑到电流 流动的方向而检测在每一个线路中流动的电流的值允许读出多值数据。本发明还可以应用于在记录层中使用可变电阻器的探测存储器(probememory)。
权利要求
一种非易失性半导体存储器件，包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器；脉冲产生器，其操作性地基于写入数据而产生用于使所述可变电阻器的电阻变化的多个类型的写入脉冲；选择电路，其操作性地将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元；感测放大器，其操作性地对所述存储器基元执行校验读取；状态判定电路，其操作性地基于所述感测放大器的输出而判定校验结果；以及控制电路，其操作性地基于所述状态判定电路的所述校验结果而对所述存储器基元执行附加的写入。
2.根据权利要求1的非易失性半导体存储器件，其中所述控制电路利用在电压水平或 脉冲宽度方面与所述写入脉冲不同的附加的写入脉冲来执行所述附加的写入。
3.根据权利要求1的非易失性半导体存储器件，其中所述状态判定电路判定所述存储 器基元的电阻的变化程度以及对所述校验结果的判定，其中所述控制电路基于从所述状态判定电路给出的与所述存储器基元有关的电阻变 化信息而控制所述附加的写入脉冲的电压水平或脉冲宽度。
4.根据权利要求1的非易失性半导体存储器件，其中所述控制电路重复所述附加的写 入，直到所述校验结果在不大于预定的最大循环次数的范围内变为通过。
5.根据权利要求4的非易失性半导体存储器件，其中所述控制电路重复所述附加的写 入，直到重复的次数达到所述预定的最大循环次数，其中如果当所述附加的写入的重复次数达到所述预定的最大循环次数时数据未被写 入所述存储器基元，所述状态判定电路使所述验结果为失败。
6.根据权利要求1的非易失性半导体存储器件，其中所述感测放大器以批的方式对多 个存储器基元执行校验读取，其中如果具有指示失败的校验结果的位的数目不大于预定的可允许的失败位的数目， 所述控制电路使所述校验结果为通过。
7.根据权利要求6的非易失性半导体存储器件，其中所述控制电路重复所述附加的写 入，直到所述校验结果在不大于预定的最大循环次数的范围内变为通过，并从任意的循环 次数开始对具有指示失败的校验结果的位的数目进行计数。
8.根据权利要求1的非易失性半导体存储器件，其中所述感测放大器对所述存储器基 元执行重复编程校验读取，其中如果重复编程校验结果指示失败，所述控制电路向所述存储器基元施加在所述脉 冲产生器处产生的擦除脉冲。
9.根据权利要求8的非易失性半导体存储器件，其中如果所述重复编程校验结果指示 失败，所述控制电路向所述存储器基元施加在所述脉冲产生器处产生的弱擦除脉冲。
10.一种非易失性半导体存储器件，包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存 储器基元使用可变电阻器；脉冲产生器，其操作性地基于三值或更高值的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲；选择电路，其操作性地将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元； 感测放大器，其操作性地对所述存储器基元执行校验读取； 状态判定电路，其操作性地基于所述感测放大器的输出而判定校验结果；以及 控制电路，其操作性地基于所述状态判定电路的所述校验结果而对所述存储器基元执 行附加的写入。
11.根据权利要求10的非易失性半导体存储器件，其中所述感测放大器设定与所述可 变电阻器的按三个或更多的阶段的电阻对应的多个校验水平，并基于所述多个校验水平而 执行对所述存储器基元的校验读取。
12.根据权利要求11的非易失性半导体存储器件，其中所述选择电路对多个所述存储 器基元同时执行写入，其中所述感测放大器基于所述多个校验水平而以批的方式对多个所述存储器基元执 行校验读取，其中所述控制电路对具有指示失败的所述校验结果的所述存储器基元执行所述附加 的写入。
13.根据权利要求11的非易失性半导体存储器件，其中所述选择电路对每一个所述存 储器基元执行写入，其中所述感测放大器基于与将被写入所述存储器基元中的写入数据对应的所述校验 水平中的特定的一个而执行校验读取，其中所述控制电路对具有指示失败的所述校验结果的所述存储器基元执行所述附加 的写入。
14.根据权利要求10的非易失性半导体存储器件，所述控制电路重复所述附加的写 入，直到所述校验结果在不大于预定的最大循环次数的范围内变为通过。
15.根据权利要求10的非易失性半导体存储器件，其中所述感测放大器对所述存储器 基元执行重复编程校验读取，其中如果重复编程校验结果指示失败，所述控制电路向所述存储器基元施加在所述脉 冲产生器处产生的擦除脉冲。
16.根据权利要求15的非易失性半导体存储器件，其中所述选择电路对多个所述存储 器基元同时执行写入，其中所述感测放大器以批的方式对多个所述存储器基元执行校验读取， 其中所述控制电路对每一个所述存储器基元施加所述擦除脉冲。
17.根据权利要求15的非易失性半导体存储器件，其中如果所述重复编程校验结果指 示失败，所述控制电路向所述存储器基元施加在所述脉冲产生器处产生的弱擦除脉冲。
18.根据权利要求17的非易失性半导体存储器件，其中所述选择电路对多个所述存储 器基元同时执行写入，其中所述感测放大器以批的方式对多个所述存储器基元执行校验读取， 其中所述控制电路对每一个所述存储器基元施加所述弱擦除脉冲。
19.一种非易失性半导体存储器件，包括存储器基元阵列，其包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的基元阵列和部分的ECC (错误修正码)区域，每一个存储器基元使用可变电阻器；脉冲产生器，其操作性地基于写入数据而产生用于使所述可变电阻器的电阻变化的多 个类型的写入脉冲；选择电路，其操作性地将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元； 感测放大器，其操作性地对所述存储器基元执行校验读取；状态判定电路，其操作性地基于所述感测放大器的输出而判定校验结果是否落入ECC 可恢复范围内；以及控制电路，其操作性地基于所述状态判定电路的所述校验结果而对所述存储器基元执 行附加的写入。
20.根据权利要求19的非易失性半导体存储器件，其中所述感测放大器以批的方式对 多个存储器基元执行校验读取，其中如果具有指示失败的校验结果的位的数目不大于预定的可允许的失败位的数目， 所述控制电路使所述校验结果为通过。
全文摘要
一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器基于写入数据而产生用于使所述可变电阻器的电阻变化的多个类型的写入脉冲。选择电路将由所述脉冲产生器产生的写入脉冲施加到所述存储器基元。感测放大器对所述存储器基元执行校验读取。状态判定电路基于所述感测放大器的输出而判定校验结果。控制电路基于所述状态判定电路的所述校验结果而对所述存储器基元执行附加的写入。
文档编号G11C13/00GK101828235SQ20088011204
公开日2010年9月8日 申请日期2008年10月17日 优先权日2007年10月17日
发明者久保光一, 永嵨宏行, 福田康之 申请人:株式会社东芝