校正过度编程非易失性存储器的制作方法

专利名称：校正过度编程非易失性存储器的制作方法
技术领域：
本发明涉及非易失性存储器的技术。
背景技术：
半导体存储器已经变得更普遍用在各种电子设备中。例如，非易失性半导体存储 器用在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。 电可擦除可编程只读存储器(EEPROM)和闪存位列最普遍的非易失性半导体存储器中。EEPROM和闪存两者利用位于半导体衬底中的沟道区上方并与之隔离的浮置栅极。 该浮置栅极位于源极和漏极区之间。在浮置栅极上方并与之隔离地提供控制栅极。晶体管 的阈值电压由保留在浮置栅极(或其他电荷存储区)上的电荷量控制。即，在晶体管导通 前必须施加到控制栅极以允许其源极和漏极之间的导电的电压的最小量由浮置栅极(或 其他电荷存储区)上的电荷的水平控制。当编程EEPROM或诸如NAND闪存器件的闪存器件时，通常编程电压被施加到控制 栅极，并且位线接地。来自沟道的电子被注入到浮置栅极中。当电子在浮置栅极中累积 时，浮置栅极变为充负电，并且存储器单元的阈值电压升高，使得存储器单元处于已编程状 态。通常的编程处理将编程电压作为量值随时间增加的一系列脉冲而施加到控制栅极。在 这些编程脉冲之间是验证操作，这些验证操作确定存储器单元是否已经达到其目标阈值电 压。可以在题为“Source Side Self Boosting Technique For Non-Volatile Memory(非 易失性存储器的源极侧自升压技术)”的美国专利6859397以及题为“Detecting Over Programmed Memory (检测过度编程的存储器)，，的美国专利6917M5中找到关于编程的更 多信息，两者通过全部引用被并于此。一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极(或其他电荷 存储区)，因此存储器单元可以在两个状态(已擦除状态和已编程状态)之间被编程/擦 除。这样的闪存器件有时被称为二进制存储器器件。通过识别由禁止(forbidden)范围分隔的多个不同的允许/有效编程阈值电压范 围来实现多状态存储器器件。每个不同的阈值电压范围对应于与在存储器器件中被编码的 数据位的集合的预定值相关联的数据状态。在许多情况下，需要并行编程多个存储器单元，以便例如生产可以在合理时间量 内被编程的商业上可期望的存储器系统。但是，当要同时编程大量存储器单元时可能出现 问题。这是因为每个存储器单元的特性由于包括存储器单元的半导体器件的结构和操作方 面的微小变化而不同；因此，通常将出现不同存储器单元的编程速度的变化。这导致了存储 器单元变得比其他存储器单元更快地被编程，以及一些存储器单元将可能被编程到与意图 的不同的状态。多个存储器单元的更快编程可能导致超过(over-shooting)期望的阈值电 压电平范围，在正被存储的数据中产生错误。通常，当数据正被编程时，对于存储器器件的验证处理将试图保证存储器单元的 阈值电压高于最小电平。但是，许多存储器器件在常规编程处理期间通常不保证阈值电压的上限。因此，可能出现包括升高阈值电压超过期望状态的范围的过度编程。过度编程可 能导致存储器单元存储不正确的数据，由此导致在随后的读操作期间的错误。

发明内容
提供了一种可以校正过度编程的系统。一个实施例包括编程非易失性存储元件；识别所述非易失性存储元件的被过度 编程的子集；以及对所述非易失性存储元件的被过度编程的被识别的子集选择性地进行一 个或更多擦除操作。该一个或更多擦除操作包括对于所述非易失性存储元件的被识别的 子集将沟道区的第一集合升压到第一电压范围，而对于未识别为被过度编程的非易失性存 储元件不将沟道区的第二集合升压到所述第一电压范围，并将擦除使能电压施加到所述非 易失性存储元件的被过度编程的被识别的子集以及未识别为被过度编程的所述非易失性 存储元件。所述沟道区的第一集合和所述沟道区的第二集合是公共衬底区的部分。一个实施例包括编程连接到公共字线并位于NAND串的集合的不同NAND串上的 非易失性存储元件；识别所述非易失性存储元件的被过度编程的子集；以及通过选择性地 升压NAND串的子集并将使能电压施加到NAND串的集合以便降低NAND串的子集上的非易 失性存储元件的阈值电压，来对非易失性存储元件的被过度编程的被识别的子集选择性地 进行一个或更多擦除操作。NAND串的子集包括非易失性存储元件的被过度编程的子集。一个实施例包括编程连接到第一类型的控制线的公共控制线的非易失性存储元 件；识别非易失性存储元件的被过度编程的子集；以及对所述非易失性存储元件的被过度 编程的被识别的子集选择性地进行擦除操作。选择性地进行擦除操作包括将擦除条件应 用于所述非易失性存储元件的被过度编程的被识别的子集，包括将信号集施加到所述第一 类型的控制线的其他控制线以便建立所述擦除条件，并使用被施加到所述其他控制线的所 述信号集的更高量值来重复所述擦除条件的应用。所述其他控制线连接到未被选择用于所 述擦除操作的非易失性存储元件。一个示例实现方式包括在公共衬底区上的多个非易失性存储元件；以及与所述 多个非易失性存储元件通信的一个或更多管理电路。所述一个或更多管理电路编程所述非 易失性存储元件，识别所述非易失性存储元件的被过度编程的子集，并对所述非易失性存 储元件的被过度编程的被识别的子集选择性地进行一个或更多擦除操作。所述一个或更多 擦除操作包括对于所述非易失性存储元件的被识别的子集将沟道区的第一集合升压到第 一电压范围，而对未识别为被过度编程的非易失性存储元件不将沟道区的第二集合升压到 所述第一电压范围，并将擦除使能电压施加到所述非易失性存储元件的被过度编程的被识 别的子集以及未识别为被过度编程的所述非易失性存储元件。所述沟道区的第一集合和所 述沟道区的第二集合是所述公共衬底区的部分。一个示例实现方式包括在公共衬底区上的多个非易失性存储元件；用于编程所 述非易失性存储元件的部件；用于识别所述非易失性存储元件的被过度编程的子集的部 件；以及用于对所述非易失性存储元件的被过度编程的被识别的子集选择性地进行一个或 更多擦除操作。所述一个或更多擦除操作包括对于所述非易失性存储元件的被识别的子 集将沟道区的第一集合升压到第一电压范围，而对未识别为被过度编程的非易失性存储元 件不将沟道区的第二集合升压到所述第一电压范围，并将擦除使能电压施加到所述非易失性存储元件的被过度编程的被识别的子集以及未识别为被过度编程的所述非易失性存储 元件。所述沟道区的第一集合和所述沟道区的第二集合是所述公共衬底区的部分。


图1是NAND串的顶视图。图2是NAND串的等效电路图。图3是非易失性存储器系统的方框图。图4是绘出存储器阵列的一个实施例的方框图。图5是绘出感测块的一个实施例的方框图。图6A-C绘出阈值电压分布。图7是描述操作非易失性存储器的处理的一个实施例的流程图。图8是描述对非易失性存储器编程的处理的一个实施例的流程图。图9是描述进行选择性擦除处理的处理的一个实施例的流程图。图10是选择性擦除操作的时序图。图11绘出在选择性擦除操作期间的NAND串。图12A和12B绘出在选择性擦除操作期间NAND串的截面部分。图13是描述进行选择性擦除操作的处理的一个实施例的流程图。图14是选择性擦除操作的时序图。图15绘出在选择性擦除操作期间的NAND串。图16A和16B绘出在选择性擦除操作期间NAND串的截面部分。图17是描述使用多个擦除脉冲而没有中间的验证操作来选择性地擦除非易失性 存储器的处理的一个实施例的流程图。图18是使用多个擦除脉冲而没有中间验证操作来选择性地擦除非易失性存储器 的时序图。图19是描述两遍编程处理的一个实施例的流程图。图20绘出阈值电压分布。图21是描述编程并选择性地擦除非易失性存储器的处理的一个实施例的流程 图。图22是描述编程并选择性地擦除非易失性存储器的顺序的表格。图23绘出阈值电压分布。图M绘出阈值电压分布。图25绘出阈值电压分布。图26A是描述包括通过使用选择性擦除处理来校正过度编程的编程处理的一个 实施例的流程图。图26B是描述包括通过使用选择性擦除处理来校正过度编程的编程处理的一个 实施例的流程图。图27是描述通过使用选择性擦除处理来校正过度编程的处理的一个实施例的流 程图。图28是描述在编程处理期间校正过度编程的处理的一个实施例的流程图。
具体实施例方式闪存系统的一个例子使用NAND结构，该NAND结构包括夹在两个选择栅极之间串 联地布置多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串 的顶视图。图2是其等效电路。图1和图2中所示的NAND串包括串联并夹在第一(或漏 极侧)选择栅极120和第二(或源极侧)选择栅极122之间的四个晶体管100、102、104和 106。选择栅极120经由位线触点(contact) 1 将NAND串连接到位线。选择栅极122将 NAND串连接到源极线128。通过向选择线S⑶施加适当的电压来控制选择栅极120。通过 向选择线SGS施加适当的电压来控制选择栅极122。晶体管100、102、104和106的每个具 有控制栅极和浮置栅极。例如，晶体管100具有控制栅极100CG和浮置栅极loore。晶体管 102包括控制栅极102CG和浮置栅极102TO。晶体管104包括控制栅极104CG和浮置栅极 104TO。晶体管106包括控制栅极106CG和浮置栅极106TO。控制栅极100CG连接到字线 WL3，控制栅极102CG连接到字线札2，控制栅极104CG连接到字线札1，并且控制栅极106CG 连接到字线Wi)。注意，尽管图1和图2示出了 NAND串中的四个存储器单元，但是四个存储器单元 的使用被提供仅作为例子。NAND串可以具有少于四个存储器单元或者多于四个存储器单 元。例如，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存 储器单元、1 个存储器单元等等。在此的讨论不限于NAND串中的任何特定数量的存储器 单元。使用NAND结构的闪存系统的通常架构将包括几个NAND串。每个NAND串通过由选 择线SGS控制的其源极选择栅极而连接到源极线，并通过由选择线S⑶控制的其漏极选择 栅极而连接到其相关联的位线。每个位线以及经由位线触点而连接到该位线的相应(一个 或多个)NAND串包括存储器单元的阵列的列。与多个NAND串共享位线。通常，位线在与字线 垂直的方向上在NAND串之上运行，并连接到一个或多个感测放大器(sense amplifier)。在以下美国专利/专利申请中提供了 NAND型闪存及其操作的相关例子，其全部通 过引用合并于此美国专利No. 5570315、美国专利No. 5774397、美国专利No. 6046935、美国 专利No. 6456528、以及美国专利公开No. US2003/0002348o除了 NAND闪存之外，也可以使用其他类型的非易失性存储器件。例如，还从使用 介电层来存储电荷的存储器单元来制造非易失性存储器器件。代替早前描述的导电的浮置 栅极元件，使用介电层。利用介电存储元件的这种存储器器件已经由Eitan等人的“NR0M A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell，，IEEE Electron Device Letters, vol. 21, no. 11，2000年11月，543-545页描述。ONO介电层跨越源极和漏极扩散 之间的沟道而延伸。用于一个数据位的电荷被局限在与漏极相邻的介电层中，并且用于另 一数据位的电荷被局限在与源极相邻的介电层中。美国专利no. 5768192和6011725公开 了具有夹在两个二氧化硅层之间的俘获(trapping)电介质的非易失性存储器单元。通过 分别读取在电介质内的空间分离的电荷存储区域的二进制状态来实现多状态数据存储。也 可以使用其他类型的非易失性存储器。图3图示了具有用于并行读和编程一页(或其他单位的)存储器单元(例如NAND 多状态闪存)的读/写电路的存储器器件210。存储器器件210可以包括一个或多个存储器晶片或芯片212。存储器晶片212包括存储器单元的(二维或三维)阵列200、控制电路 220和读/写电路230A和230B。在一个实施例中，以对称的方式在阵列的相对侧上实现各 种外围电路对存储器阵列200的存取，使得每侧的存取线和电路的密度降低一半。读/写 电路230A和230B包括多个感测块300，其允许并行读或编程一页存储器单元。存储器阵列 200可由字线经由行解码器MOA和MOB以及由位线经由列解码器M2A和M2B寻址。字 线和位线是控制线的例子。在通常的实施例中，控制器244与一个或多个存储器晶片212 被包括在相同的存储器器件210中(例如可移除存储卡或包装(package)中)。经由线路 232在主机和控制器之间以及经由线路234在控制器和一个或多个存储器晶片212之间传 送命令和数据。 控制电路220与读/写电路230A和230B协作以对存储器阵列200进行存储器操 作。控制电路220包括状态机222、芯片上地址解码器2M和功率控制模块226。状态机 222提供对存储器操作的芯片级控制。芯片上地址解码器2M提供在由主机或存储器控制 器使用的地址与由解码器M0A、240B、M2A和M2B使用的硬件地址之间的地址接口。功率 控制模块2 控制在存储器操作期间向字线和位线提供的功率和电压。在一个实施例中， 功率控制模块2 包括可以创建大于供应电压的电压的一个或多个电荷泵。
在一个实施例中，控制电路220、功率控制电路2 、解码器电路224、状态机电路 222、解码器电路M2A、解码器电路M2B、解码器电路Μ0Α、解码器电路240B、读/写电路 230A、读/写电路230B和/或控制器244之一或任意组合可以被称为一个或多个管理或控 制电路。该一个或多个管理或控制电路进行在此所述的处理。图4描绘了存储器单元阵列200的示例结构。在一个实施例中，存储器单元的阵 列被划分成大量的存储器单元的块(例如块0-1023，或另一量)。在一个实施例中，块是传 统擦除的单位。还可以使用其他擦除的单位。块包含经由位线(例如位线BL0-BLX)和字线的公共集合(WL0JL1JL2JL3)被 存取的NAND串的集合。图4示出了串联连接以形成NAND串的四个存储器单元。尽管示出 了四个存储器单元被包括在每个NAND串中，但是可以使用多于或少于四个(例如16、32、 64,128或另一数量的存储器单元可以在NAND串上)。NAND串的一端经由(连接到选择栅 极漏极线SGD的)漏极选择栅极而连接到相应位线，并且另一端经由(连接到选择栅极源 极线SGS的)源极选择栅极而连接到源极线。在一个实施例中，每个NAND串包括两个哑存 储器单元，在NAND串的每端处有一个。哑存储器单元不用于存储数据。每个块通常被划分成大量页。在一个实施例中，页是编程的单位。也可以使用其 他编程单位。一页或多页数据通常被存储在一行存储器单元中。例如，一页或多页数据可 以被存储在与公共字线连接的存储器单元中。一页可以存储一个或多个扇区。扇区包括用 户数据和开销数据(也称为系统数据)。开销数据通常包括头部信息和已经从扇区的用户 数据计算出的纠错码(EEC)。控制器(或状态机、或其他组件)在数据正被编程到阵列中时 计算ECC，并且还在从该阵列读数据时检查该ECC。或者，ECC和/或其他开销数据被存储 在与它们相关的用户数据不同的页中、或者甚至不同块中。用户数据的扇区通常是512字 节，对应于磁盘中的扇区的大小。大量页形成块，从8页到例如直到32、64、1观或更多页不 等。也可以使用不同大小的块、页和扇区。在一些实施例中，存储器单元包括三阱(triple well)，该三阱包括ρ衬底、在该ρ衬底内的η阱以及在该η阱内的ρ阱。沟道区、源极区和漏极区通常位于ρ阱中。ρ阱和η 阱被认为是衬底的部分。在一个实施例中，存储器单元的整个阵列在一个P阱内，且P阱内 的沟槽(trench)提供在NAND串之间的电隔离。在一个实施方式中，共享相同位线集的同 一 P阱内的所有块被称为平面(plane)。在其他实施例中，不同的块可以位于不同的P阱中。另外，器件可以具有相反的极性，使得三阱包括η衬底、在η衬底内的P阱、以及在 P阱内的η阱。在此配置中，沟道区、源极区和漏极区通常位于η阱中。图5是被分区为称作感测模块480的核心部分和公共部分490的单个感测块300 的方框图。在一个实施例中，将存在用于每个位线的单独的感测模块480和用于多个感测 模块480的集合的一个公共部分490。在一个例子中，感测块将包括一个公共部分490和八 个感测模块480。一组中的每个感测模块将经由数据总线472与相关联的公共部分通信。 可以在美国专利申请公开2006/0140007中找到一个例子，其通过全部参考合并于此。感测模块480包括感测电路470，其确定在连接的位线中的导电电流是在预定水 平之上还是之下。在一些实施例中，感测模块480包括统称为感测放大器的电路。感测模 块480还包括用于设置在所连接的位线上的电压情况的位线锁存器482。例如，被锁存在位 线锁存器482中的预定状态将导致连接的位线被拉到指定编程禁止的状态(例如Vdd)。公共部分490包括处理器492、数据锁存器的集合494和耦接在数据锁存器的集合 494与数据总线420之间的I/O接口 496。处理器492进行计算。例如，其功能之一是确定 在被感测的存储器单元中存储的数据，并将所确定的数据存储在数据锁存器的集合中。数 据锁存器的集合494用于存储在读操作期间由处理器492确定的数据位。其还用于存储在 编程操作期间从数据总线420输入的数据位。输入的数据位表示要被编程到存储器中的写 数据。I/O接口 496提供在数据锁存器494和数据总线420之间的接口。在读或感测期间，系统的操作在状态机222的控制下，状态机222(使用功率控制 226)控制不同的控制栅极电压向(一个或多个)被寻址的存储器单元的供应。随着其按步 经过与存储器所支持的各个存储器状态对应的各个预定的控制栅极电压，感测模块480可 以行进(trip)在这些电压之一处，并且将从感测模块480经由总线472提供输出给处理器 492。在那时，处理器492通过考虑感测模块的(一个或多个)行进事件以及关于经由输入 线路493来自状态机施加的控制栅极电压的信息，来确定得到的存储器状态。然后，其计算 该存储器状态的二进制编码，并将得到的数据位存储到数据锁存器494中。在核心部分的 另一实施例中，位线锁存器482起着双重作用，作为锁存感测模块480的输出的锁存器以及 还作为如上所述的位线锁存器。 预期一些实现方式将包括多个处理器492。在一个实施例中，每个处理器492将包 括输出线(图5中未绘出)，使得每个输出线在一起被布线为或(wired-OR)。在一些实施 例中，输出线在被连接到布线为或的线之前被反相(invert)。该配置使得能够在编程验证 处理期间迅速确定编程处理已在何时完成，因为接收布线为或的线的状态机可以确定正被 编程的所有位已在何时达到期望的电平。例如，当每位已达到其期望的电平时，对于该位的 逻辑0将被发送到布线为或的线(或数据1被反相)。当所有位输出数据0 (或数据1被反 相)时，则状态机得知要终止编程处理。在每个处理器与八个感测模块通信的实施例中，状 态机可能(在一些实施例中)需要读布线为或的线八次，或者逻辑被添加到处理器492以累积相关联位线的结果，使得状态机仅需要读布线为或的线一次。数据锁存器堆叠494包含对应于感测模块的数据锁存器的堆叠。在一个实施例 中，每个感测模块480存在三个(或四个或另外数量的)数据锁存器。在一个实施例中，锁 存器每个是一位的。在编程或验证期间，要编程的数据从数据总线420存储到数据锁存器的集合494 中。在验证处理期间，处理器492相对于期望的存储器状态而监视验证的存储器状态。当两 者一致时，处理器492设置位线锁存器482以便使得位线被拉至指定编程禁止的状态。这 禁止耦接到位线的存储器单元被进一步编程，即使其在其控制栅极上经历了编程脉冲。在 其他实施例中，处理器最初加载位线锁存器482，并且感测电路在验证处理期间将其设置为 禁止值。在一些实施方式中(但不是一定要的)，数据锁存器被实现为移位寄存器，从而 在其中存储的并行数据被转换为用于数据总线420的串行数据，并反之亦然。在一个优选 实施例中，对应于m个存储器单元的读/写块的所有数据锁存器可以被链接在一起以形成 块移位寄存器，从而数据块可以通过串行传送而被输入或输出。具体地，读/写模块的堆 (bank)被适配为使得它的数据锁存器的集合中的每个数据锁存器将按顺序把数据移入或 移出数据总线，就像它们是整个读/写块的移位寄存器的一部分一样。可在以下文件中找到关于感测操作和感测放大器的另外的信息(1)2004年3月 25 日公开的美国专利申请公开 No. 2004/0057287，“Non-Volatile Memory And Method With Reduced Source Line Bias Errors” “2) 2004 年 6 月 10 日公开的美国专利申请公 Jf No. 2004/0109357, "Non-Volatile Memory And Method With Improved Sensing" ； (3) 美国专利申请公开No. 20050169082 ;(4) 2005年4月5日提交的发明人Jian Chen的题为 “Compensating for Coupling During Read Operations of Non-Volatile Memory，，的美 国专利公开No. 2006/0221692 ；以及(5) 2005年12月28日提交的、发明人Siu Lung Chan 禾口 Raul-Adrian Cernea 的题为"Reference Sense Amplifier For Non-Volatile Memory，， 的美国专利申请公开No. 2006/0158947。所有就在上面列出的五篇专利文献通过引用全文 被合并于此。在成功编程处理的结尾时，存储器单元的阈值电压应该在对于已编程的存储器单 元的阈值电压的一个或多个分布内或者在对于已擦除的存储器单元的阈值电压的分布内， 如适当的。图6A图示了当每个存储器单元存储两位数据时存储器单元阵列的示例阈值电 压分布(每个对应于一个数据状态)。但是，其他实施例可以使用每个存储器单元多于或少 于两位数据。例如，也可以使用每个存储器单元三位数据、每个存储器单元四位数据、或其 他量。图6A示出了对于已擦除的存储器单元的第一阈值电压分布/数据状态S0。还示出 了对于已编程存储器单元的三个阈值电压分布/数据状态S1、S2和S3。在一个实施例中， SO中的阈值电压是负的，并且S1、S2和S3中的阈值电压是正的。在一些实施例中，多个阈 值电压分布对应于负阈值电压。图6A的每个不同的阈值电压分布对应于具有针对该数据位的集合的预定值的数 据状态。被编程到存储器单元中的数据与存储器单元的阈值电压电平之间的具体关系取决 于对单元采用的数据编码方案。例如，美国专利No. 6222762和2003年6月13日提交的美 国专利申请公开 No. 2004/0255090 "Tracking Cells For A memory System” 描述了用于多状态闪存单元的各种数据编码方案，两者通过全部参考合并于此。在一个实施例中，使用 格雷码分配将数据值分配给阈值电压范围/数据状态，使得如果浮置栅极的阈值电压错误 地偏移到其相邻物理状态，则将仅影响一位。一个例子将“11”分配给阈值电压分布/数据 状态SO、将“10”分配给阈值电压分布/数据状态Si、将“00”分配给阈值电压分布/数据 状态S2，并将“01”分配给阈值电压分布/数据状态S3。在此例子中，如果存储器单元被擦 除，并且要编程的数据是11，则存储器单元不需要改变其阈值电压，因为其已经处于S0，这 与11相关联。如果存储器单元被擦除，并且要编程的数据是00，则存储器单元的阈值电压 需要移动到S2。图6A还示出了用于从存储器单元读数据的读参考电压Vrl、Vr2和Vr3。通过测 试给定存储器单元的阈值电压是在Vrl、Vr2和Vr3以上还是以下，系统可以确定存储器单 元处于什么阈值电压分布/数据状态。图6A还示出了三个验证参考电压Vvl、Vv2和Vv3。当将存储器单元编程到数据 状态Sl时，系统将测试那些存储器单元是否具有大于或等于Vvl的阈值电压。当将存储器 单元编程到数据状态S2时，系统将测试存储器单元是否具有大于或等于Vv2的阈值电压。 当将存储器单元编程到数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的 其阈值电压。在一个实施例中，已知为全序列编程，可以将存储器单元从已擦除的阈值电压分 布/数据状态SO直接编程到已编程阈值电压分布/数据状态S1、S2或S3的任意一个。例 如，要被编程的全体存储器单元可以首先被擦除，使得全体中的所有存储器单元都处于已 擦除阈值电压分布/数据状态SO。在一些存储器单元正从阈值电压分布/数据状态SO被 编程到阈值电压分布/数据状态Sl时，其他存储器单元正从阈值电压分布/数据状态SO 被编程到阈值电压分布/数据状态S2和/或从阈值电压分布/数据状态SO被编程到阈值 电压分布/数据状态S3。由图6A的三个曲线箭头图示地绘出全序列编程。存储器单元可能经受与在相同字线、相同位线或相邻字线和相邻位线上的邻近存 储器单元的电容性耦合。该电容性耦合用于升高存储器单元的表观(apparent)阈值电压， 因为邻近存储器单元已经被编程；但是，浮置栅极可能没有增加或损失电荷量。许多存储器 单元的表观阈值电压的增加导致阈值电压分布加宽，如图6B所绘。在严重的电容性耦合的 一些情况下，已擦除状态的阈值电压可能被加宽到其与第一已编程状态重叠的点。例如，图 6B示出了与阈值电压分布/数据状态Sl重叠的阈值电压分布/数据状态S0，因为阈值电压 分布/数据状态SO已经由于与邻近存储器单元的电容性耦合而被加宽了。在一些情况下， 由其阈值电压相重叠的存储器单元组成的页或扇区不能正确地被读回，因为系统将不能确 定这些单元是处于状态0还是状态1。在此提出的技术选择性地进行擦除操作，以再擦除(re-erase)应该处于已擦除 状态0、但由于电容性耦合(或其他原因)而具有出现在已擦除数据状态SO的阈值电压分 布之外的阈值电压的那些存储器单元。进行选择性擦除而不有意地擦除本应该被编程的任 何存储器单元中的已编程数据。因此，在一个实施例中，图6B的阈值电压分布/数据状态 SO将被收紧为变得如同图6C的阈值电压分布/数据状态S0，其中该阈值电压分布/数据 状态SO中的所有存储器单元具有在擦除验证电平Ev以下的阈值电压。在一个实施例中， Ev = 0伏。状态Si、S2和S3中的存储器单元在选择性擦除期间将不经历擦除操作。
图7是描述操作非易失性存储器的处理的流程图。在步骤M8中，接收编程的请 求和要编程的数据。存储该数据。该数据可以被存储在控制器、状态机、缓存器中或别处。 在图7的处理的一个实施方式中，存储器单元被预编程，以便维持在存储器单元上的均勻 损耗(even wear)(步骤550)。在一个实施例中，存储器单元被预编程到状态S3 (最高状 态)、随机样式(pattern)或任何其他样式。在一些实现方式中，不需要进行预编程。在步骤552中，存储器单元在编程之前(按块或其他单位)被擦除。在一个实施 例中，通过将P阱升高到擦除电压(例如20伏)达足够的时间段并将所选块的字线接地、 同时源极和位线浮置来擦除存储器单元。在未被选择来擦除的块中，字线被浮置。由于电 容性耦合，未选的字线、位线、选择线和公共源极线也被升高到擦除电压的很大分数，由此 阻止对未被选择来擦除的块的擦除。因此，在被选择来擦除的块中，强电场被施加到所选存 储器单元的隧道氧化物层，并且随着通常通过i^owler-Nordheim隧穿机制将浮置栅极的电 子发射到衬底侧，所选存储器单元被擦除。随着电子从浮置栅极转移到P阱区，所选单元 的阈值电压降低。可以对整个存储器阵列、对各个块或者单元的另一单位进行擦除。在一 个实施例中，在擦除存储器单元之后，所有已擦除的存储器单元将处于数据状态SO(见图 6A)。擦除处理的一个实现方式包括将几个擦除脉冲施加到ρ阱并在擦除脉冲之间验证存 储器单元是否具有低于Vev的阈值电压。在步骤554，(可选地)进行软编程以缩窄已擦除存储器单元的擦除阈值电压的分 布。一些存储器单元由于擦除处理而可能处于比所需更深的擦除状态。软编程可以施加编 程脉冲到控制栅极以将更深擦除的存储器单元的阈值电压移动得更接近擦除验证电平Εν。 例如，参见图6Α，步骤5Μ可以包括收紧与状态SO相关联的阈值电压分布。在步骤556，编 程该块的存储器单元。可以使用上述的各种电路在状态机的指导下进行图7的处理。在其 他实施例中，可以使用上述的各种电路在控制器的指导下进行图7的处理。在步骤558，(在 控制器和/或状态机的指导下)存储器系统选择性地对应该处于已擦除状态但是具有出现 在已擦除数据状态的阈值电压分布之外的阈值电压的那些存储器单元进行擦除操作(例 如再擦除)。进行选择性擦除而不有意地擦除本应该被编程的任何存储器单元中的已编程 数据。在存储器单元已被编程和(可能地)选择性再擦除之后，可以读存储器单元(步骤 560)，并且读取的数据可以被报告给控制器和/或与控制器通信的主机。图8是描述对连接到公共字线的存储器单元进行编程的处理的一个实施例的流 程图。在图7的步骤556期间，图8的处理可以进行一次或多次。例如，图8的处理可以用 于进行图6Α的全序列编程，在该情况下，图8的处理将对每个字线进行一次。在一个实施 例中，按照从最接近源极线的字线开始并朝向位线移动(work)的顺序进行编程处理。图8 的处理还可以用于进行字线的一页(或部分页或其他单位)的数据的编程或者多遍编程处 理中的一遍。也可以使用其他布置。在状态机222的指导下进行图8的处理。在此所述的 用于擦除的技术可以与许多不同的编程方案一起使用。通常，在编程操作期间施加到控制栅极的编程电压(Vpgm)被施加为一系列编程 脉冲。在编程脉冲之间的是用于使能验证的验证脉冲的集合。在许多实现方式中，编程脉冲 的量值随每个相继的脉冲而增加预定步长大小。在图8的步骤608中，编程电压Vpgm被初 始化为开始量值(例如 12-16V或另一合适的电平)，并且编程计数器PC被初始化在1。 在步骤610中，编程电压Vpgm的编程脉冲被施加到所选字线(被选择用于编程的字线)。未选字线接收一个或多个升压电压(例如 9伏)以进行本领域中已知的升压方案。如果 存储器单元应该被编程，则相应的位线接地。另一方面，如果存储器单元应该维持在其当前 阈值电压，则相应的位线连接到Vdd (近似地2. 5伏)以禁止编程(锁定存储器单元为不编 程)。可以在美国专利6859397和美国专利申请公开No. 20080123425中找到关于升压方案 的更多信息，其两者通过全部参考合并于此。在步骤610中，编程脉冲被同时施加到连接到所选字线的所有存储器单元，使得 连接到所选字线的被选择用于编程的所有存储器单元一起被编程。以此方式，连接到所选 字线的所有存储器单元将同时使其阈值电压改变，除非它们已被锁定为不编程。在步骤612中，使用适当的目标电平的集合来验证所选存储器单元的状态。图8 的步骤612包括进行一个或更多验证操作。一般，在验证操作和读操作期间，所选字线连 接到对每个读和验证操作规定了其电平以便确定所关注的存储器单元的阈值电压是否达 到该电平的电压(例如参见用于验证的图6A的Vvl、Vv2和Vv3以及用于读的Vrl、Vr2和 Vr3)。在施加字线电压之后，测量存储器单元的导电电流以确定存储器单元是否响应于施 加到字线的电压而导通。如果测量导电电流为大于某个值，则认为存储器单元导通，并且施 加到字线的电压大于该存储器单元的阈值电压。如果测量导电电流为不大于该某个值，则 认为存储器单元未导通，并且施加到字线的电压不大于该存储器单元的阈值电压。存在许多方式来测量在读或验证操作期间的存储器单元的导电电流。在一个例子 中，通过存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元 的导电电流。在另一例子中，所选存储器单元的导电电流允许(或不能允许)包括该存储器 单元的NAND串对相应位线放电，其中该位线被预充电到已知的电压。在一个时间段后测量 该位线上的电压以查看其是否已经被放电。注意，可以与在鲍尔默领域中已知的用于验证/ 读的不同方法一起使用在此所述的技术。可以在通过全部参考被合并于此的以下专利文献 中找到关于验证/读的更多信息(1)美国专利申请公开No. 2004/0057287,"Non-Volatile Memory And Method With Reduced Source Line Bias Errors" ； (2) ^ H φ if ^ Jf No. 2004/0109357,"Non-Volatile Memory And Method With Improved knsing”；(3)美国 专利申请公开No. 20050169082 ；以及(4)题为"Compensating for Coupling During Read Operations of Non-Volatile Memory” 的美国专利公开 2006/0221692。如果检测到所选存储器单元的阈值电压已经达到适当的目标电平，则例如通过在 随后的编程脉冲期间将其位线电压升高到Vdd来锁定该存储器单元以不能进一步编程。回去看图8，在步骤614中，检查是否所有存储器单元都已达到其目标阈值电压。 如果是，则编程处理完成且成功，因为所有所选存储器单元都被编程并验证到了其目标状 态。在步骤616中报告状态“通过(PASS)”。注意，在一些实现方式中，在步骤614中，检查 是否至少预定数量的存储器单元已被恰当地编程。该预定数量可以小于所有存储器单元的 数量，从而允许编程处理在所有存储器单元达到其适当的阈值电平之前停止。可以在读处 理期间使用错误校正来校正未被成功编程的存储器单元。如果在步骤614中确定不是所有存储器单元都已达到其目标阈值电压，则编程处 理继续。在步骤618中，针对编程限制值(PL)来检查编程计数器PC。编程限制值PL的一 个例子是20 ；但是，可以使用其他值。如果编程计数器PC不小于编程限制值，则在步骤630 中确定还未被成功编程的存储器单元的数量是否等于或小于预定数量。如果未被成功编程的存储器单元的数量等于或小于该预定数量，则认为编程处理成功，并在步骤632中报告 通过的状态。在许多情况下，可以在读处理期间使用错误校正来校正未被成功编程的存储 器单元。但是，如果未被成功编程的存储器单元的数量大于该预定数量，则认为编程处理不 成功，并在步骤634中报告失败(FAIL)的状态。如果在步骤618中确定编程计数器PC小于编程限制值PL，则该处理在步骤620继 续，在该时间期间，编程计数器PC被递增1，并且编程电压Vpgm步进到下一量值。例如，下 一脉冲将具有比前一脉冲大一个步长大小(例如0. 1-0. 4伏的步长大小)的量值。在步骤 620后，处理循环回到步骤610，并且另一编程脉冲被施加到所选字线，并且处理继续。图9是描述对于应该处于已擦除状态但是具有出现在已擦除数据状态的阈值电 压分布之外的阈值电压的那些存储器单元选择性地进行擦除操作的处理的流程图。在一个 实施例中，对一条所选字线进行图9的处理，使得对与该一条所选字线连接的那些存储器 单元进行选择性擦除。在其他变型中，连接到不同字线的存储器单元可以同时经历选择性 擦除处理。在步骤650中，识别本应该维持已擦除的存储器单元。例如，如果状态SO对应于 数据11，状态Sl对应于数据10，状态S2对应于数据00，并且状态S3对应于数据01，则本 应该存储数据11的所有存储器单元应该维持已擦除(例如维持在状态SO)。存在许多适合 的方式来识别本应该维持已擦除的存储器单元。在一个例子中，当前正被编程或最近被编 程的数据可以被存储在缓存器中(在RAM中或闪存中)。在步骤650中，可以从该缓存器 读取该数据，并且系统将使用控制器(见图幻、状态机(见图幻或处理器492(见图4)来 识别本应该存储数据11的存储器单元。在另一实施例中，可以从控制器向状态机或处理器 492重新发出数据以便确定哪些存储器单元本应该存储数据11。在另一实施例中。当前正 被编程或最近被编程的数据可以被存储在数据锁存器494中并由处理器492使用来确定哪 些存储器单元本应该存储数据11。在步骤652中，对连接到所选字线的存储器单元进行擦除验证操作。擦除验证操 作确定存储器单元是否已被恰当地编程。在一个例子中，擦除验证操作确定存储器单元的 阈值电压是否大于擦除验证比较电压Vev (见图6A)。所选字线接收擦除验证比较电压Vev， 并且未选字线接收过驱动电压(近似为8到10伏)，有时也称为Vread。如上关于图8的 步骤612所述，在施加适当的字线电压(其将电压提供给控制栅极)后，观测/测量所选存 储器单元的导电电流以确定这些存储器单元是否正导电。响应于擦除验证电压Vev而导电 的存储器单元被认为具有在状态SO内的阈值电压，因此被恰当地编程。响应于接收到擦除 验证电压Vev而不导电并本应该处于擦除状态SO内的存储器单元被推断为具有出现在存 储数据状态SO的阈值电压分布之外(例如之上)的阈值电压。在步骤654中，如果所有存 储器单元验证了(即所有存储器单元响应于Vev而导电)，则图9的处理完成。在一个实施 例中，如果至少预定数量的存储器单元通过了步骤652中的擦除验证处理，则图9的处理完 成。如果少于所有的存储器单元适当地验证了(或少于预定数量的存储器单元验证了)， 则处理在步骤656继续，并且对本应该处于擦除状态SO中但是未通过步骤652的验证处理 的那些存储器单元进行选择性擦除操作。通过步骤652处的验证处理的任何存储器单元将 被锁定以不进行步骤656的选择性擦除处理，如下所述。在进行步骤656的选择性擦除处 理之后，处理循环回到步骤652，并进行另一擦除验证处理。进行步骤652、6M和656的循环，直到所有存储器单元验证或者预定数量的存储器单元恰当地验证。在其他实施例中，可 以通过最大的迭代次数来限制该循环。图10是描述图9的步骤656的选择性擦除操作的流程图。图10示出连接到将被 选择性擦除的存储器单元的位线、连接到将不被擦除的存储器单元的位线、SGD、未选字线、 所选字线、SGS、源极线、具有被选择性擦除的存储器单元的NAND串的沟道、没有被选择性 擦除的任何存储器单元的NAND串的沟道以及ρ阱的电压信号。图10的处理具有三个步骤。 在步骤1期间，连接到将被擦除的存储器单元的位线在tl被充电到Vdd(近似2-2. 5伏)。 连接到不将被擦除的存储器单元(因为它们被编程，或因为它们本应该被擦除并且它们通 过了擦除验证操作)的位线维持在0伏。源极线和S⑶在tl也升高到Vdd。字线、SGS和 P阱都仍维持在0伏。步骤2包括对NAND串的沟道升压。在时间t2，升压电压Vpass被施 加到未选字线。在一个实施例中，Vpass近似是10伏。将未选字线(至少部分地)升压到 Vpass致使沟道区被升压用于具有被选择要被擦除的存储器单元的那些NAND串。这些沟道 区将被升压到近似6伏(或者6伏附近的电压范围)。因为那些NAND串的位线处于Vdd， 所以漏极侧的选择栅极变得截止，这允许沟道升压。不具有被选择来擦除的存储器单元的 NAND串将使其沟道维持在0伏(或者0伏附近的电压范围)。步骤3包括将负电压施加到 所选字线以使能擦除。例如，Verase(近似-10伏)在t3被施加到所选字线。所选字线上 的负电压和在被升压的沟道中的正电压创建了选择性地擦除连接到所选字线的并且在具 有被升压的沟道的NAND串上的那些存储器单元的大电场(field)。在一个实施例中，该擦 除包括从浮置栅极移除电子以便降低阈值电压。在一个例子中，电子被转移到源极/漏极 区。在另一实施例中，不将电子转移出浮置栅极，而是在所选字线/控制栅极下的接合处可 能存在栅极诱导漏极泄漏(Gate Induced Drain Leakage, GIDL)来使得空穴(hole)被注 入到浮置栅极中。注意，每次进行步骤656时，进行图10的处理。在一个实施例中，Vpass的值可以 对于步骤656的每次迭代而递增。图11示出在图10的步骤3期间的NAND串的集合。如可见，所选字线(WL2)接收 Verase，并且未选字线接收Vpass。在此例子中，存储器单元7 和725被选择来擦除。存 储器单元7M和725两者都连接到WL2、公共字线。如所绘，未选的存储器单元也连接到公 共字线。包括要被擦除的存储器单元的NAND串的位线接收Vdd。例如，包括存储器单元724 的NAND串746的位线正接收Vdd。不具有正被擦除的存储器单元的NAND串(例如NAND串 748)的位线接收0伏。仅仅具有接收Vdd的位线的那些NAND串将具有升压的沟道。具有 接收OV的位线的NAND串不具有升压的沟道。注意，图11所绘的NAND串都处于相同的衬 底区中(例如相同的P阱中)。图12A示出在图10所绘的擦除处理的步骤3期间的NAND串746 (表示具有将被 擦除的存储器单元的NAND串)的截面部分。图12B示出在图10所绘的擦除处理的步骤3 期间的NAND串748(表示不具有将被擦除的存储器单元的NAND串)的截面部分。图12A 的NAND串746包括五个存储器单元720、722、724、7洸和728。NAND串746还包括源极侧 选择栅极730、漏极侧选择栅极732、源极线736和位线738。如可见，存储器单元720、722、 726和7 经由各自的字线在其控制栅极处接收Vpass。被选择来擦除的存储器单元7M接 收Verase。源极侧选择栅极730接收0伏。源极线736接收Vdd，并且位线738接收Vdd。NAND串746的各个存储器单元的源极/漏极区以及在浮置栅极下方(除了在存储器单元 724的浮置栅极下方之外)的反型层(inversion layer)形成被称为NAND串746的沟道区 742的等势区。在图12A中绘出的该沟道区742被升压到6伏。升压的沟道区742被图示 地绘出在P阱区739的顶部。在存储器单元724的浮置栅极以下的沟道区升压区域中存在空隙。图12B示出不包括被选择来擦除的存储器单元的NAND串748 (见图11)。NAND串 748包括存储器单元750、752、754、756和758。NAND串748还包括源极侧选择栅极760、漏 极侧选择栅极762、源极线736、位线764和源极/漏极区770。如可见，位线764接收0伏， 其防止漏极侧选择栅极762被截止；因此，NAND串的沟道区不像图12A所绘的方式那样升 压。图11、12A和12B绘出如何能够选择连接到公共字线的一些存储器单元来擦除同时连 接到同一字线的其他存储器单元将不被擦除。在一些实施例中，使用负字线电压需要对于行解码器的三阱结构以及用于供应该 电压的负泵(pump)。在某些情况下，这样的布置可能是昂贵的。图13是描述对连接到字 线的存储器单元的子集进行选择性擦除操作的处理的另一实施例的流程图。可以在图9的 步骤656期间进行的图13的处理包括四个步骤。在步骤800中，要被擦除的存储器单元的 位线将被充电到Vdd，并且不将被擦除的存储器单元的位线保持在0伏。在步骤802，ρ阱 和整个平面的所有字线将被充电到电压Vwell (例如近似是10伏)。这将通过电压Vwell 而将位线相耦合。被充电到Vdd的位线将保持与处于0伏的位线相比的电压差。ρ阱充 电可以偏移(与字线相比)二极管压降(drop)(或多于二极管压降)以防止位线接合的 正向(forward)偏压。在步骤804中，被选择来擦除的存储器单元的块的字线将被充电到 Vwell+Vpass (近似17伏)，以便对具有将被擦除的存储器单元的NAND串的沟道进行升压。 被升压的沟道将处于近似15伏。在步骤806，将通过将所选字线降低到0伏而擦除所选存 储器单元。图14是提供图13的处理的更多细节的时序图。图14示出与图13相同的四个步 骤。在第一步骤(预充电位线-步骤800)中，将被擦除的那些存储器单元的位线被升高到 Vdd,公共源极线被升高到Vdd，未连接到具有将被擦除的存储器单元的NAND串的位线保持 在0伏，并且图14中绘出的所有其他信号也保持在0伏。在第二步骤(充电札和阱-步骤802)中，在时间t2，未选字线和所选字线从0 伏被充电到Vwell。另外，在t2时，S⑶从0伏升高到Vwell+2伏，并且SGS从0伏升高到 Vwell0将字线升高到Vwell致使对于与要被擦除的存储器单元相关联的位线、将位线耦合 到Vwell+Vdd (近似10伏)。不与要被擦除的存储器单元相关联的位线将保持在Vwell。在 t2，ρ阱也被升高到Vwell，其致使NAND串的沟道被升高到Vwell。在第三步骤(升压擦除沟道-步骤804)，在时间t3，整个块的未选字线和所选字 线被升高到Vwell+Vpass (近似17伏)，这(至少部分地)致使要被擦除的存储器单元的 NAND串的沟道区的升压被升压到Vwell+升压电压(例如近似15伏)或者在该电平附近的 电压范围。因为漏极侧选择栅极由于所选存储器单元的位线处于Vwell+Vdd而被截止，因 此发生该升压。由于未选存储器单元的位线仅处于Vwell，那些漏极侧选择栅极不截止，并 且不将被擦除的存储器单元的NAND串沟道将不被升压到Vwell+升压电压，而是将保持在 Vwell或在该电平附近的电压范围。
在步骤四，所选字线在时间t4使其电压降低到0伏以使能擦除。被选择来擦除的 存储器单元将具有跨过控制栅极和沟道的15伏，这提供了适于擦除的条件。同一 NAND串 中的未选存储器单元将在字线处具有17伏并在沟道处具有15伏，这不提供适于擦除的条 件。同一所选字线上的未选存储器单元将在控制栅极处具有0伏并在沟道处具有10伏，这 不提供适于擦除的条件。在一个实施例中，擦除包括从浮置栅极移除电子以降低阈值电压。 在一个例子中，电子被转移到沟道区。在另一实施例中，不将电子转移出浮置栅极，而是在所选字线/控制栅极下的接 合处可能存在栅极诱导漏极泄漏(GIDL)来使得空穴注入到浮置栅极中。图15示出在图13的步骤806期间NAND串的示例集合，其中(NAND串830上的) 存储器单元邪4和存储器单元855被选择来擦除。尽管图15仅示出了要被选择性擦除的 两个存储器单元，但是在其他例子中，可以选择连接到同一所选字线(WU)的更多或更少 存储器单元来擦除。选择性擦除允许选择少于连接到所选字线的所有存储器单元来擦除。 如可见，具有将被擦除的存储器单元的NAND串(例如NAND串830)的位线处于Vwell+Vdd， 而不具有要被擦除的存储器单元的其他NAND串(例如NAND串832)具有处于Vwell的位 线。所选字线接收0伏，而未选字线接收Vwell+Vpass。注意，图15中所绘的NAND串全部 处于相同的衬底区中(因此处于相同的P阱上)。图16A示出在图13的步骤806期间NAND串830 (表示具有将被擦除的存储器单 元的NAND串)的截面部分。NAND串830包括存储器单元850、852、邪4、856和858。NAND 串830还包括源极侧选择栅极860、漏极侧选择栅极862、源极线866和位线868。图16A示 出了升压的沟道区域872，其被升压到近似15伏。图16B示出在图13的步骤806期间NAND串832 (表示不具有将被擦除的存储器单 元的NAND串)的截面部分。NAND串832包括存储器单元880、882、884、886和888。NAND 串832还包括源极侧选择栅极890、漏极侧选择栅极892、公共源极线866和位线896。NAND 串832包括升压的沟道区874。但是，该升压的沟道区仅被升压到近似10伏，如上所述；因 此，擦除不会有意地发生。回去看图9，步骤656包括对被选择来擦除的存储器单元进行一个或更多擦除操 作。在图10和14的实施例中，在步骤656的每个迭代期间对所选存储器单元进行一个擦 除操作。在其他实施例中，可以在步骤656的每个迭代中进行多个擦除操作(进行或不进 行中间的验证操作)。此外，图13和14中所绘的四个步骤操作的一个变型可以包括预充电 位线(800)和充电字线(80 仅一次，然后重复升压沟道(804)和擦除(806)多次。图17是描述进行多个擦除操作同时预充电位线并充电字线仅一次的处理的一个 实施例的流程图。在图17的步骤902中，位线被充电，如图13的步骤800中进行的那样。 在步骤904，字线和阱被充电，如图13的步骤802中进行的那样。在图17的步骤906中， 升高的沟道被升压，如图13的步骤804中进行的那样。注意，在步骤906中，未选字线接收 Vpass0在步骤908中，所选字线被降低到0伏，并且电子被从浮置栅极移除。在步骤910 中，擦除沟道再次被升压。步骤910类似于图13的步骤804 ；但是，未选字线和所选字线将 接收Vwell+Vpass+AVpass。在一个例子中，Δ Vpass可以从0. 2伏到0. 5伏任意。在步骤 912中，随着电子被转移出浮置栅极，所选字线被降低到0伏并且存储器单元被擦除。步骤 912类似于步骤806。在步骤914中，擦除沟道被升压(类似于步骤804)；但是，字线将接收Vwell+Vpass+2AVpass。未来的迭代将使用3 Δ Vpass、4 Δ Vpass等等。在步骤916，随 着电子被转移出浮置栅极，所选字线被降低到0伏，并且所选存储器单元被擦除，类似于步 骤806。分别重复升压和擦除，直到步骤918和920。图17的处理示出在预充电位线(步骤 902)并充电字线(步骤904) —次之后，擦除沟道的升压和擦除处理可以重复多次而不需要 再次预充电位线并充电字线。重复擦除沟道的升压和擦除处理可以进行两次或更多次。不 存在所需重复的特定数量。图18是图示地绘出图17的步骤902-912的时序图。本领域技术人员将知道如何 使用图18的教导来外推和进行图17的其他步骤。如可以从图18可见，在tl利用Vdd初 始地预充电要被擦除的存储器单元的位线(902)。要被擦除的存储器单元的位线在t2耦合 到Vwell+Vdd(904)，并保持在该电平至伪。不要被擦除的存储器单元的位线在t2耦合到 Vwell,并保持在那里至伪。S⑶在t2从0伏升高到Vwel 1+2伏(或Vdd)，并保持在那里 至t8。未选字线在t2从0伏升高到Vwell，然后在t3升高到Vwell+VpaSS(906)。在步骤 908后，在t5，未选字线降低到Vwell，作为恢复阶段的部分。当在步骤910中再次进行沟道 的升压时，未选字线升高到Vwell+Vpass+AVpass，如上所述。图17的处理的未来的迭代 将把未选字线升高到Vwell+Vpass+nAVpass。所选字线在t2升高到Vwell (904)，然后在 t4降低到擦除电压0伏(908)。在t5时的恢复阶段期间，在擦除和下一升压之间，所选字 线将再次升高到Vwell。所选字线将在t7降低到0伏以使能选择性擦除(912)。该处理将 继续把所选字线升高到Vwell用于升压擦除沟道阶段，然后将其降低到0伏用于擦除操作 的完成。SGS在时间t2从0伏升高到Vwell，并停留在那里至伪。公共源极线在tl升高到 Vdd，然后在t2升高到Vwell，其停留在那里至伪。ρ阱在t2被升高到Vwell，并停留在那 里至伪。由于在t2将ρ阱升高到Vwel 1，所有NAND串的沟道在t2也升高到Vwell (904)。 本应该将被擦除的NAND串的沟道在t3将被升压到Vwell+升压电压(906)，在t5降低到 Vwell，并然后在t6升高到Vwell+另外的升压电平(910)。在图17的处理期间，该沟道将 继续在Vwell和Vwell+升压之间切换。在一个实施例中，可以将选择性擦除作为包括粗略阶段和精细阶段的两阶段(或 更多阶段)擦除处理的部分来进行。在粗略阶段期间，可以进行图17的处理而不在擦除操 作之间验证地进行两个或更多擦除操作。在预定数量的擦除操作后，将完成粗略阶段。然 后将通过进行图9的处理来开始精细阶段，其中图14的处理用于实现步骤656。粗略阶段 擦除得较快，但是精度更小。精细阶段擦除得较慢，但精度更高。在编程期间，用于实现紧密阈值电压分布而不会不合理地减慢编程处理的一个方 案是使用两(或更多)遍编程处理。第一遍、粗略编程阶段包括尝试以较快方式升高阈值 电压，相对较少地关注对紧密阈值电压分布的实现。第二遍、精细编程阶段尝试以较慢方式 升高阈值电压，以便达到目标阈值电压同时也实现紧密阈值电压分布。图19是描述两遍编程处理的一个实施例的流程图。在步骤932，进行第一遍。在 一个实施例中，第一遍是粗略编程阶段。所选存储器单元将被编程到一个或更多粗略验证 电平。一旦所有的所选存储器单元都达到其各自的粗略验证电平，则粗略编程阶段就将完 成。在步骤934，进行第二遍。在一个实施例中，第二遍是在完成了粗略编程阶段之后进行 的精细编程阶段。所选存储器单元将被编程到一个或多个精细验证电平。一旦所有的所选 存储器单元都达到其各自的精细验证电平，则精细编程阶段就将完成。在一些实施例中，对于粗略阶段，施加到字线的编程脉冲与精细阶段相比在量值上将更长或更高。在其他实施 例中，粗略阶段的位线电压将在0伏，并且精细阶段的位线电压将在0伏和Vdd之间的电平 (例如 1伏)。也可以使用粗略/精细编程方法的各个替换和实施例。在一些实施例中， 可以存在多于一个粗略阶段和/或多于一个精细阶段。也可以使用其他类型的多遍编程处 理、包括不同于粗略/精细的处理以及包括具有多于两遍的处理。图20示出与数据状态SO、Si、S2和S3相关联的阈值电压分布的集合。对于每个 数据状态，绘出粗略验证电平(Vvc)并绘出精细验证电平(Vvf)。例如，在要被编程到数据 状态Sl的存储器单元的粗略阶段期间，验证电平将是Vvcl，并且在精细阶段期间，将针对 Vvfl再次验证存储器单元。被编程到数据状态S2的存储器单元将在粗略阶段期间针对 Vvc2被验证，并在精细阶段期间针对Vvf2再次被验证。被编程到状态S3的存储器单元将 在粗略阶段期间针对Vvc3被验证，并在精细阶段期间针对Vvf3再次被验证。上述的图7中绘出的操作的方法构思了其中存储器单元被编程、并在完成编程之 后进行选择性擦除处理的实施例。在另一实施例中，可以按混合方式进行编程处理和选择 性擦除处理。例如，可以在编程的粗略阶段之后并在编程的精细阶段之前进行选择性擦除。 在另一实施例中，可以在编程某些数据之后并在编程其他数据之前进行选择性擦除。图21是描述混合两遍编程处理和选择性擦除处理的一个实施例的流程图。在一 个实施例中，两遍编程处理是其中第一遍是粗略阶段并且第二遍是精细阶段的粗略/精细 编程处理。也可以使用其他两遍编程处理。在图21的实施例中，在第一遍和第二遍之间进 行选择性擦除处理，以便再擦除已经使其阈值电压错误地移动的存储器单元。在该实施例 中，也在根据两遍编程处理的第一遍而编程了相邻字线之后进行选择性擦除处理。该操作 的顺序将减少与相邻存储器单元的耦合的影响。图21从字线WLn上的存储器单元的角度说明了该处理。在图21的步骤952中， 连接到字线WLn的存储器单元根据两遍编程处理的第一遍(例如粗略阶段)而被编程。在 步骤％4中，连接到字线WLn的存储器单元经历上述的选择性擦除处理，以便再擦除本应该 被擦除但是具有升高到擦除阈值电压以上的阈值电压的那些存储器单元。步骤％4包括进 行图9的处理。但是，在对连接到相邻字线WLn+Ι的存储器单元编程了两遍编程处理的第 一遍之后进行步骤卯4的处理。因此，如果步骤952包括编程在字线WLl上的存储器单元， 则步骤％4的选择性擦除将在对于字线WL2上的存储器单元进行了粗略编程之后进行。在 步骤956中，将在对于字线WLn+Ι进行了选择性擦除处理之后，对连接到WLn的存储器单元 进行两遍编程处理的第二遍。在一个实施例中，对于一块中的所有字线进行图21的处理。 在其他实施例中，可以仅对字线的子集进行该处理。图22是示出对五条字线上的存储器单元编程两遍编程处理的第一遍、两遍编程 处理的第二遍以及选择性擦除处理的顺序的表。首先，对Wi)进行第一编程遍。随后，对字 线WLl进行第一编程遍，然后，对字线Wi)进行选择性擦除处理，然后，对字线WL2进行第一 编程遍，然后，对字线WLl进行选择性擦除处理，然后，对字线Wi)进行第二编程遍，然后，对 WL3进行第一编程遍，然后，对WL2进行选择性擦除，然后，对WLl进行第二编程遍，然后，对 WL4进行第一编程遍，然后，对WL3进行选择性擦除，然后，对WL2进行第二编程遍，等等。图 22所绘的操作的顺序可以外推到多于五条字线。图23示出从根据图21和22的编程处理得到的阈值电压分布的集合。绘出了状态S0、S1、S2和S3 (其表示在精细阶段之后的最终阈值电压分布)。在状态S1、S2和S3的 每个之后是以虚线描绘的阈值电压分布，其表示在粗略阶段之后的相应阈值电压分布。如 可见，最终分布(其从精细阶段得到)窄得多并且稍高。在另一实施例中，图21和22的两遍编程技术可以用于将数据编程到8个数据状 态S0-S7。在第一遍期间，将分别使用验证点Vintl、Vint2和Vint3将存储器单元编程到 阈值电压分布960、962和964。在编程处理的第二遍期间，存储器单元可以被移动到两个可 能的数据状态之一。处于数据状态SO中的存储器单元可以保持在S0，或者可以使用验证过 的点Vfl将其编程到数据状态Si。可以分别使用验证过的点Vf2和Vf3将在阈值电压分布 960中的存储器单元编程到数据状态S2或数据状态S3。可以分别使用验证过的点Vf4和 Vf5将在阈值电压分布962中的存储器单元编程到数据状态S4或数据状态S5。可以分别 使用验证过的点Vf6和Vf7将在阈值电压分布964中的存储器单元编程到数据状态S6或 数据状态S7。在第一遍之后并在第二遍之前，进行选择性擦除处理，如上关于图21和/或 22所述。当编程存储器单元时，无论其使用单一遍还是多遍编程处理，某些存储器单元都 可能变得被过度编程。例如，意图要被编程到数据状态S2的存储器单元可能使其阈值电压 升高到大于状态S2的阈值电压分布的电平。图25示出了具有一些被过度编程的存储器 单元的阈值电压分布的集合。如可见，数据状态S1-S7具有在其阈值电压分布的右侧的尾 部。这些尾部表示被过度编程的存储器单元。在图25的图中还绘出了被过度编程的验证 点(V0pl、V0p2、V0p3、V0p4、V0p5、V0p6和Vop7)。在具有大于相关联的过度编程验证点的 阈值电压的具体阈值电压分布中的那些存储器单元被认为过度编程。在一些器件中，较低的数据状态(例如S1、S2、S;3)比较高状态经历更多过度编程。 在一些器件中，较高数据状态不经历过度编程。在一个实施例中，以上关于图10-18所述的选择性擦除处理可以用于校正被过度 编程的存储器单元。图26A和26B提供了使用上述的选择性擦除方法来校正被过度编程的 存储器单元的两个示例处理。在图26k的步骤1002中，存储器单元被预编程(类似于图7的步骤550)。在步骤 1004中，一块(或其他单位的)存储器单元被擦除(类似于图7的步骤55幻。在步骤1006 中，可选地存储器单元可以被软编程(类似于图7的步骤554)。在步骤1008中，使用本领 域中已知的各种适当的编程处理的任意一个来编程存储器单元。在步骤1010中，校正被过 度编程的存储器单元。因此，26A的处理将在完成步骤1008的编程之后校正被过度编程的 存储器单元。图^B的处理将在编程处理期间混合存储器单元的编程和被过度编程的存储器 单元的校正。在步骤1002中，存储器单元的块被预编程。在步骤1004中，擦除该块(或其 他单位的)存储器单元。在步骤1006中，可选地可以软编程存储器单元。在步骤1020中， 存储器单元被编程，并且使用选择性擦除处理校正被过度编程的那些存储器单元，使得按 混合的方式进行编程和选择性擦除。以下提供更多细节。图27是描述校正被过度编程的存储器单元的一个实施例的流程图。在一个实施 例中，一次对一个数据状态进行图27的方法。例如，可以对Sl进行图27的方法。随后，可 以对S2进行图27的方法，等等。在步骤1100中，系统将识别本应该被编程到所考虑的数据状态的存储器单元。如上所述，该信息可以通过从控制器获取信息、从缓存器(RAM或非 易失性存储器)获取信息或者从数据锁存器494获取信息来得到。在步骤1102中，使用与 所考虑的数据状态相关联的适当的过度编程验证电平(例如V0pl、V0p2、V0p3、V0p4、V0p5、 Vop6或Vop7)来进行验证处理。例如，如果正对数据状态Sl进行图12的处理，则将使用 VOPl进行步骤1102的验证处理。VOPl的电压将(经由字线)被施加到存储器单元的控制 栅极以针对数据状态1确定其是否被过度编程。如果所有存储器单元未被过度编程并且所 有都正确地验证(步骤1104)，则图27的处理完成。或者，如果足够的存储器单元恰当地 验证，则可以认为处理完成。如果所有存储器单元没有恰当地验证(步骤1104)，则进行选 择性擦除操作，使得在步骤1102中未验证的那些存储器单元选择性地经历一个或更多擦 除操作来降低其阈值电压，使得阈值电压将低于适当的过度编程验证电平。图10-18的处 理可以用于实现步骤1106。在步骤1108中，对于步骤1102-1108的下一迭代递增升压电压 (Vpass)，并且处理循环回到步骤1102，并进行验证处理。循环1102-1108将重复直到所有 或预定数量的存储器单元已经成功被验证。随着在步骤1102中存储器单元验证，它们被锁 定不能进一步擦除。在一个实现方式中，在图^A的步骤1010期间进行图27的处理。在一个实施例 中，将对每个编程状态单独进行图27的处理，使得如果存在七个编程状态(S1-S7)，则在图 26A的步骤1010期间将进行图27的处理七次，并且如果存在三个编程状态(Sl-SIB)，则在 图2队的步骤1010期间将进行图27的处理三次。在另一实施例中，可以同时对所有数据 状态进行图27的处理，使得步骤1100将识别每个存储器单元应该处于哪个数据状态，并且 步骤1102将包括对每个数据状态进行验证操作，并且本地处理器482将保持跟踪要存储哪 个验证操作的结果。这样，可以仅进行图27的处理一次。图28提供了图^B的步骤1020的实现方式的一个例子。在步骤1120中，编程一 个单位的存储器单元。该编程可以包括每个存储器单元编程一位数据、每个存储器单元编 程两位数据、每个存储器单元编程三位数据等等。在一个实施例中，存储器单元的单位可以 是连接到公共字线的所有存储器单元，一页中的所有存储器单元、一个扇区中的所有存储 器单元，或者其他单位。在步骤1122中，系统将校正在步骤1120的最近迭代中被编程的存 储器单元的该单位中的被过度编程的存储器单元。可以使用图27的处理实现步骤1122。 例如，步骤1122可以包括对每个数据状态进行图27的处理一次。或者，步骤1122可以包 括同时对所有数据状态进行图27的处理一次，如上所述。在步骤IlM中，确定是否存在任 何更多的单位要编程。如果不存在，则处理完成。如果存在更多的单位要编程，则图观的 方法循环回到步骤1120并编程存储器单元的下一单位，然后将在步骤1122中针对存储器 单元的该单位校正被过度编程的存储器单元。步骤1120和1122的迭代将对需要被编程的 存储器单元的所有单位进行重复。在一些实施例中，过度编程对于较低数据状态是更大的问题；因此，系统将仅对较 低状态校正过度编程。在一些实施例中，选择性擦除处理可以用于校正过度编程而不在选择性擦除的每 个迭代之间进行擦除验证。例如，可以进行图27的步骤1106多次而不进行步骤1102。一 个这样的实现方式使用图17和18的处理。为了例示和描述的目的已经给出了本发明的以上详细描述。不意图详尽或将本发明限制到所公开的精确形式。根据以上教导,许多修改和变更是可能的。选择所描述的实 施例以便最佳地说明本发明的原理及其实际应用，由此使得本领域技术人员能够在各种实 施例中并利用适合于意图的具体使用各种修改来最佳地利用本发明。意图要本发明的范围 由附于此的权利要求限定。
权利要求
1.一种用于操作非易失性存储器的方法，包括 编程非易失性存储元件；识别所述非易失性存储元件的被过度编程的子集；以及通过对于所述非易失性存储元件的被识别的子集将沟道区的第一集合升压到第一电 压范围，而对于未识别为被过度编程的非易失性存储元件不将沟道区的第二集合升压到所 述第一电压范围，并将擦除使能电压施加到所述非易失性存储元件的被过度编程的被识别 的子集以及未识别为被过度编程的所述非易失性存储元件，来对所述非易失性存储元件的 被过度编程的被识别的子集选择性地进行一个或更多擦除操作，所述沟道区的第一集合和 所述沟道区的第二集合是公共衬底区的部分。
2.根据权利要求1的方法，其中所述沟道区的第一集合和所述沟道区的第二集合的所述沟道区与不同的NAND串相关 联；以及所述升压至少部分地基于被施加到连接所述NAND串的字线的电压信号。
3.根据权利要求1或2的方法，其中所述非易失性存储元件的被识别的子集在NAND串的第一集合的不同NAND串上； 所述未识别为被过度编程的非易失性存储元件在NAND串的第二集合的不同NAND串上；所述NAND串的第一集合和所述NAND串的第二集合连接到公共字线集； 所述公共字线集包括所选字线和未选字线；所述非易失性存储元件的被识别的子集和所述非易失性存储元件的第二集合连接到 所述所选字线；以及所述NAND串的第一集合和所述NAND串的第二集合连接到分开的位线。
4.如权利要求3的方法，其中所述升压包括将升压使能电压施加到所述NAND串的第一集合的位线，将升压禁用电 压施加到所述NAND串的第二集合的位线，并将过驱动信号施加到所述未选字线； 所述施加所述擦除使能电压包括向所述所选字线施加负电压；以及 所述升压还包括截止所述NAND串的第一集合的选择栅极。
5.根据权利要求3的方法，其中所述升压包括将升压使能电压施加到所述NAND串的第一集合的位线，并将升压禁用电压施加到所 述NAND串的第二集合的位线；对所述公共衬底区充电，并将电压信号施加到所述未选字线，使得所述NAND串的第一 集合的所述位线和所述NAND串的第二集合的所述位线耦合到所述未选字线，并增大电压； 以及在所述将电压信号施加到所述未选字线之后，将超过所述电压信号的过驱动信号施加 到所述未选字线以升压所述沟道区的第一集合。
6.根据权利要求1-5的任意一项的方法，其中 所述非易失性存储元件连接到公共字线。
7.根据权利要求1-5的任意一项的方法，其中所述非易失性存储元件连接到第一类型的控制线的公共控制线；所述对于所述非易失性存储元件的被识别的子集将所述沟道区的第一集合升压到所 述第一电压范围而对于未识别为被过度编程的所述非易失性存储元件不将所述沟道区的 第二集合升压到所述第一电压范围包括将信号集施加到所述第一类型的控制线的其他控 制线以便建立所述升压；以及所述进行一个或更多擦除操作包括使用到所述其他控制线的所述信号集的更高量值 来重复所述升压。
8.根据权利要求7的方法，其中所述进行一个或更多擦除操作包括在所述升压的所 述重复之前，锁定所述第一集合的一些沟道区而不进一步升压。
9.根据权利要求1-8的任意一项的方法，其中所述编程包括将所述非易失性存储元件编程到不同的数据状态，包括一个或更多较高 状态以及一个或更多较低状态；所述选择性地进行一个或更多擦除操作包括将与意图要被编程到一个或更多较高状 态的非易失性存储元件相关联的沟道升压到比与意图要被编程到一个或更多较低状态的 非易失性存储元件相关联的沟道的升压更高的电平。
10.根据权利要求1-9的任意一项的方法，其中所述选择性地进行一个或更多擦除操作包括进行多个擦除操作而不在所述多个擦除 操作之间进行验证。
11.根据权利要求1的方法，其中所述非易失性存储元件是NAND闪存器件。
12.—种非易失性存储装置，包括在公共衬底区上的多个非易失性存储元件；以及与所述多个非易失性存储元件通信的一个或更多管理电路，所述一个或更多管理电路 编程所述非易失性存储元件，并识别所述非易失性存储元件的被过度编程的子集，所述一 个或更多管理电路对所述非易失性存储元件的被过度编程的被识别的子集选择性地进行 一个或更多擦除操作，所述一个或更多擦除操作包括对于所述非易失性存储元件的被识别 的子集将沟道区的第一集合升压到第一电压范围，而对未识别为被过度编程的非易失性存 储元件不将沟道区的第二集合升压到所述第一电压范围，并将擦除使能电压施加到所述非 易失性存储元件的被过度编程的被识别的子集以及未识别为被过度编程的所述非易失性 存储元件，所述沟道区的第一集合和所述沟道区的第二集合是所述公共衬底区的部分。
13.根据权利要求12的非易失性存储装置，其中所述非易失性存储元件的被识别的子集在NAND串的第一集合的不同NAND串上；所述未识别为被过度编程的非易失性存储元件在NAND串的第二集合的不同NAND串上；所述NAND串的第一集合和所述NAND串的第二集合连接到公共字线集；所述公共字线集包括所选字线和未选字线；所述非易失性存储元件的被识别的子集和所述非易失性存储元件的第二集合连接到 所述所选字线；以及所述NAND串的第一集合和所述NAND串的第二集合连接到分开的位线。
14.根据权利要求13的非易失性存储装置，其中所述升压包括将升压使能电压施加到所述NAND串的第一集合的位线，将升压禁用电 压施加到所述NAND串的第二集合的位线，并将过驱动信号施加到所述未选字线； 所述施加所述擦除使能电压包括向所述所选字线施加负电压；以及 所述升压还包括截止所述NAND串的第一集合的选择栅极。
15.根据权利要求13的非易失性存储装置，其中所述一个或更多管理电路通过以下来施加所述升压将升压使能电压施加到所述 NAND串的第一集合的位线，并将升压禁用电压施加到所述NAND串的第二集合的位线，对所 述公共衬底区充电，并将电压信号施加到所述未选字线，使得所述NAND串的第一集合的所 述位线和所述NAND串的第二集合的所述位线耦合到所述未选字线，并增大电压，并在所述 将电压信号施加到所述未选字线之后，将超过所述电压信号的过驱动信号施加到所述未选 字线以升压所述沟道区的第一集合。
16.一种非易失性存储装置，包括 第一类型的控制线的公共控制线；连接到所述公共控制线的非易失性存储元件； 用于编程所述非易失性存储元件的部件；用于识别所述非易失性存储元件的被过度编程的子集的部件；以及 用于通过以下来对所述非易失性存储元件的被过度编程的被识别的子集选择性地进 行擦除操作的部件将擦除条件应用于所述非易失性存储元件的被过度编程的被识别的子 集，包括将信号集施加到所述第一类型的控制线的其他控制线以便建立所述擦除条件，并 使用被施加到所述其他控制线的所述信号集的更高量值重复所述擦除条件的所述应用，所 述其他控制线连接到未被选择用于所述擦除操作的非易失性存储元件。
全文摘要
一种非易失性存储系统通过对连接到公共字线(或其他类型的控制线)的非易失性存储元件的子集选择性地进行一个或更多擦除操作来校正被过度编程的存储器单元。
文档编号G11C11/56GK102132355SQ200980133256
公开日2011年7月20日 申请日期2009年6月30日 优先权日2008年7月2日
发明者李艳, 杰弗里·W·卢茨 申请人:桑迪士克公司