专利名称：非易失性存储设备以及含有此设备的存储系统的制作方法
技术领域：
本发明涉及非易失性存储设备以及包含此设备的存储系统。
背景技术：
快闪存储设备是在掉电后仍保留所存储数据的非易失性存储设备。快闪存储设备 能够用具有电擦除和编程能力的半导体存储设备来实现。快闪存储器已经被应用于移动设 备的可执行代码保存存储器，以及用作必须具有高密度和高速度特点的移动设备的大容量 存储设备。快闪存储设备可以被分为NAND快闪存储设备或者NOR快闪存储设备。NOR快闪存 储设备具有传统的存储单元结构，一个位线上并联连接有多个存储单元。相反，在NAND快 闪存储设备中，一个位线上串联连接有多个存储单元。NOR快闪存储设备执行编程和读操作 的速度可比NAND快闪存储设备更快。为此，NOR快闪存储设备已经被广泛用于需要快速读 /编程的应用中。但是，与NAND快闪存储设备相比，NOR快闪存储设备可能更难以在增加存储容量 的同时使半导体芯片小型化。一种在一个物理存储单元中存储多个数据位的多电平单元 (MLC)存储系统已经被采用以便在不增加芯片尺寸的情况下增加存储容量。
发明内容
本发明的一个方面提供一种非易失性存储设备，包括单元阵列，含有被排列在字 线和位线交叉点上的存储单元；地址译码器，被配置为根据地址选择一个字线；写电路，被 配置为将编程数据写入与所选择字线相连的存储单元中；以及控制电路，被配置为控制地 址译码器和写电路，以便在写操作期间顺序地执行多个条带(band)编程(写)操作，其中， 在每个条带写操作期间，所述控制电路进一步被配置为选择下一个条带写操作的写条件。本发明的另一个方面提供一种存储系统，包括非易失性存储设备；以及存储控 制器，被配置为控制非易失性存储设备。所述非易失性存储设备包括单元阵列，含有被排 列在字线和位线交叉点上的存储单元；地址译码器，被配置为根据地址选择一个字线；写 电路，被配置为将编程数据写入与所选择字线相连的存储单元；以及控制电路，被配置为控 制地址译码器和写电路，以便在写操作期间顺序地执行多个条带写操作，其中，在每个条带 写操作期间，所述控制电路被进一步配置为选择下一个条带写操作的写条件。在写操作期间，根据本发明实施例的非易失性存储设备可以顺序地执行多个条带 写操作，并且在条带写操作中选择下一个条带写操作所使用的优化的写条件。根据本发明 实施例的非易失性存储设备可以利用优化的写条件来执行写操作。
下面将参考附图详细描述本发明的各种示例实施例。然而，可以以不同的形式来 实例化本发明，而不应当将本发明理解为仅限定于这里所提出的实施例。更适当地，提供这 些实施例以便本公开将是更彻底和完全的，并且将实施例的范围完整地传达给本领域的技 术人员。在整个附图中相似的参考编号表示相似的元件。
通过参考附图的以下描述，本发明的以上和其它特征将变得显而易见，其中，在各 个附图中相似的参考编号表示相似的部件，除非有其它的指定，其中图1是根据本发明实施例的非易失性存储设备100的框图；图2是显示图1的非易失性存储设备100的编程顺序的图；图3是显示在图1的非易失性存储设备100的写操作期间，在每个条带中所使用 的电压的时间_电压图；图4是图1的非易失性存储设备100的第一写方法的流程图；图5是更详细地描述图4中的编程步骤S12的流程图；图6是描述根据第一示例实施例的图4中的步骤S13的验证操作的流程图；图7是图6中的验证电平的分布图；图8是更全面描述根据第二示例实施例的图4中的步骤S13的验证操作的流程 图；图9是图8中的验证电平的分布图；图10是描述根据本发明实施例的非易失性存储设备100的第二写方法的流程 图；图11是描述在图10的验证操作期间选择下一个条带所使用的条带寄存器的第一 方法的流程图；图12是描述在图10的验证操作期间选择下一个条带所使用的条带寄存器的第二 方法的流程图；图13是显示根据本发明示例实施例的在条带寄存器BRO到BR7中所存储的示例 微调信息的表格；以及图14是包含图1的非易失性存储设备的存储系统。
具体实施例方式图1是根据本发明示例实施例的非易失性存储设备100的框图。参考图1，非易失性存储设备100包括单元阵列110、地址译码器120、读/写电路 130、以及控制逻辑140。控制逻辑140可以被配置为在写操作期间选择包含优化写条件的 条带寄存器，并且根据所选择条带寄存器的优化写条件控制写操作。单元阵列110可以包括被排列在字线和位线的每个交叉点上的多个存储单元。可 以根据所选择字线所提供的电压来接通或关断所选择字线上的每个存储单元。存储单元的 接通或关断状态控制流经位线的电流。可以通过感知位线电流来判断每个存储单元的编程 数据。地址译码器120接收地址位ADDR以选择单元阵列110的存储块和所选择存储块的字线。地址译码器120可以被配置为包含产生被施加于所选择字线的字线电压的字线电压产生器(未示出)。读/写电路130可以包括写电路(未示出)，将所接收的编程数据 写入单元阵列Il0 ；以及读电路(未示出)，将所存储数据从单元阵列110中读出。控制逻辑140可以被配置为控制非易失性存储设备100的整个操作。特别地，控 制逻辑140可以控制地址译码器120和读/写电路130以便顺序地执行多个编程操作。将 参考图3对此进行更全面地描述。控制逻辑140可以被配置为在每个条带写操作期间选择其中存储有优化‘微调’ 信息的条带寄存器。这里，微调信息是决定如何执行写操作所需要的信息，并且包括起始 电压电平、步进电平、循环次数、编程时间等。控制逻辑140可以包括选择器电路142和微 调(信息存储)块144。选择器电路142可以被配置为在每个条带写操作期间选择具有优 化写条件的微调块144的条带寄存器。微调块144可以包括多个N+1条带寄存器(BR0、 BRU . . . BRN)，每个被配置为存储用于调节写条件的微调信息。传统的非易失性存储设备可以根据固定的写/微调条件执行所有的写操作。相 反，根据本发明实施例的非易失性存储设备110可被配置为在每个写操作期间选择优化写 条件，并且根据其所选择的写条件执行每个写操作。优化每个写条件所带来的好处是展宽 了阈值电压容限和/或缩短了写时间。因此，根据本发明实施例的非易失性存储设备100 通过在每个写操作期间考虑优化写条件进行操作可以提高写的性能。图2是显示图1的非易失性存储设备100的示例编程顺序的图。参考图2，通过顺序地执行多个N(其中η = N+1)条带编程操作BANDO到BANDn-1， 可以进行根据本发明的方法实施例的优化写操作。在N条带编程操作BANDO到BANDn-I的 每个中，可以根据在控制逻辑140所选择的条带寄存器中所存储的微调信息来优化每个编 程操作。如图2中所示，可以根据缺省顺序或自适应顺序来执行条带编程操作。在自适应 顺序情况中，可以通过图1的设备100中的逻辑电路140中的选择器电路142所选择的各 种路径来执行编程操作。这样，可以根据缺省条带寄存器(例如，BR0)的微调信息或者根 据从N个条带寄存器BRO-BRN中所选择的条带寄存器的微调信息来执行每个条带的编程操作。可以配置图1的非易失性存储设备100以便在每个写操作期间，所选择的条带寄 存器包含针对那个条带的优化写条件。但是，根据本发明实施例的非易失性存储设备100 并不限于此实现。例如，非易失性存储设备100能够被配置以便为每个条带确定包含优化 写条件的条带寄存器的选择。在示例实施例中，可以使用验证操作来选择每个条带编程操作的优化写条件。所 述验证操作可以分析被编程单元的阈值电压分布，并且根据结果选择优化写条件。但是，优 化写条件的选择并不限于验证操作。图3是显示在图1的非易失性存储设备100的写操作期间每个条带所使用的电压 的时间-电压图。为了便于描述，假定非易失性存储设备100是NOR快闪存储设备。然而， 根据本发明不同实施例的非易失性存储设备100可以是NAND快闪存储器。如图3中所示， 在写操作期间，字线、位线和硅体(bulk)可以被如下所选择的高电压所偏置。在第一个条带BANDO中，编程操作可以根据在第一条带寄存器BRO中所存储的微调信息来执行。第一条带寄存器BRO的微调信息可以包含起始电压电平VstartO、表示 验证操作的信息、步进电平Vst印0、表示多次验证操作的信息、同时编程单元数、编程时间 tpgmO、最大条带循环次数、最大ISPP循环次数等。多次验证操作的含义是如图7所示的利 用不同的验证电压来重复地执行验证操作。这里，如果在微调信息中包含有表示多次验证 操作的信息，则可以跳过所述验证操作。另一方面，如果在微调信息中没有包含表示多次验 证操作的信息(或者，如果微调信息包含多次验证禁止信息)，则可以执行众所周知的验证 操作。并且，不论是否多次验证操作，都有可能跳过众所周知的验证操作。 在单元被编程的情况下，在编程时间tpgmO期间，可以将位线电压提供给与被编 程单元相连的位线。第一条带BANDO不包含多次验证操作。如图3中所示，第一条带BANDO的最大条带循环次数是2。因此，当(Vstart+Vst印) 的高电压在给定时间期间被施加于字线之后，可以完成第一条带BANDO的编程操作。然后， 可以开始第二条带BANDl的编程操作。因为不执行多次验证操作，可以根据在作为缺省条带寄存器的第二条带寄存器 BRl中所存储的微调信息来执行第二条带BANDl的编程操作。第二条带寄存器BRl的微调 信息可以包括起始电压电平Vstartl、表示验证操作的信息、步进电平Vst印1、表示多次验 证操作的信息、同时编程单元数、编程时间tpgml、最大条带循环次数等。在单元被编程的情 况下，在编程时间tpgml期间，位线电压可以被提供给与被编程单元相连的位线。在编程期 间，负电压可以被提供给硅体半导体(衬底，未示出)。在第三条带BAND2的情况下，在起始电压Vstartl在给定时间期间被施加于字线 之后，可以进行多次验证操作(多个验证操作)，用于选择下一个条带(BAND3)所使用的最 优条带寄存器。多次验证操作包括可以利用第一验证电平Vfyl_Bl和第二验证电平Vfy2_ Bl来执行的多次验证操作。可以根据通过多次验证操作所分析的被编程单元的阈值电压分 布来选择在下一个条带BAND3所使用的最优条带寄存器。例如，在第三条带BAND2中，可以通过根据优化微调信息的三个分量所确定的字 线电压来驱动字线。可以从包含优化微调信息的条带寄存器中选择三个分量之一。所选择 的条带寄存器可以是当前使用的条带寄存器或者是新的条带寄存器。在执行所述验证操作时，可以将硅体偏置为0伏。如果完成了第二条带BANDl的 编程操作，可以根据所选择的最优条带寄存器的微调信息来启动第三条带BAND2的编程操 作。在第三条带BAND2中，编程操作可以根据所选择的最优条带寄存器的微调信息来 启动。所选择的优化条带寄存器优选地根据所分析的阈值电压分布特性来存储优化微调信 息。当第三条带BAND2的编程操作结束时，可以启动第四条带BAND3的编程操作。在第四条带BAND3中，可以根据在作为缺省条带寄存器的第四条带寄存器BR3中 所存储的微调信息进行编程操作。对于被编程的单元，在编程时间tpgm3期间可以将位线 电压提供给与被编程单元相连的位线。在编程期间，可以将负电压提供给硅体。在第四条带BAND3中，为了选择下一个条带所使用的最优条带寄存器，可以进行 多次验证操作(多个验证操作)。多次验证操作是可以利用第一验证电平Vfy 1_B3、第二验 证电平Vfy2_B3、和第三验证电平Vfy3_B3来执行的多个验证操作。可以根据通过多个验证 操作所分析的被编程单元的阈值电压分布来选择在下一个条带BAND4所使用的最优条带寄存器。这样，在第四条带BAND3的多次验证操作中，所述微调信息可以被选择为第五条带 BAND4的优化微调信息。在执行验证操作的同时，可以将硅体偏置为0伏。当完成了第四条带BAND3的编程 操作时，可以根据所选择最优条带寄存器的微调信息来启动第五条带BAND4的编程操作。在第五条带BAND4中，可以根据所选择的最优条带寄存器的微调信息来启动编程 操作。优选地，将根据所分析的阈值电压分布特性优化的微调信息存储在所选择的最优条 带寄存器中。当第五条带BAND4的编程操作结束时，可以启动第六条带BAND5的编程操作。可以以上述的方式来执行剩余条带的编程操作。如果没有更多的编程单元 ，则可 以终止写操作。如果在最后一个条带BANDn-I终止之后还有编程单元，则可以从第一条带 BANDO开始再次执行编程操作。在这种情况下，可以将最大条带循环次数(或者，最大重启 数)设置为预设值。根据本发明实施例的写操作可以包括顺序执行的多个条带编程操作。在每个条带 中，可以根据在缺省条带寄存器中所存储的条带信息来执行编程操作。或者，可以根据在基 于多次验证操作所选择的最优条带寄存器中所存储的微调信息来执行编程操作。在这个写 方案中，可以根据优化写条件来执行每个写操作。根据编程单元特性来决定优化写条件。但是，决定优化写条件并不限于编程单元 特性。可以根据诸如减少编程时间、芯片操作的最佳效果等的考虑来确定优化写条件。图4是在图1的非易失性存储设备100中所执行的第一写方法的流程图。首先，当启动单元编程时，在选择步骤Sll中，将表示所选择条带的条带循环计数 变量K设置为0作为缺省的条带寄存器(例如，0)，以执行第一条带BANDO的编程操作。在 步骤S12中，可以根据所选择条带寄存器K来执行编程操作(例如，首先在第一条带BANDO 中的缺省条带寄存器)。在判决步骤S13中，决定是否有必要为下一个条带BAND (例如，K = K+1)的下一 个编程操作选择最优条带寄存器。这可以基于在所选择条带寄存器中所存储的微调信息来 决定。所存储的微调信息可以包括指示是否应当选择最优条带寄存器的信息。例如，由多 次验证操作所提供的信息可以被用于判断是否应当选择最优条带寄存器。可以基于通过多 次验证操作所分析的被编程单元的阈值电压分布来决定是否选择最优条带寄存器。如果确定不需要选择最优条带寄存器(判决步骤S13的否分支)，则在步骤S14 中，可以将在下一个条带中所使用的条带寄存器设置为缺省条带寄存器，并且所述方法前 进到步骤S16。如果决定需要选择最优条带寄存器(判决步骤S13的是分支)，则在步骤 S15中选择在下一个条带所要使用的最优条带寄存器，并且所述方法前进到步骤S16。在计 数增加步骤S16中，将变量K增加1。在判决步骤S17中，判断变量K是否等于预设的最大 条带循环次数。如果K等于预设的最大条带循环次数(判决步骤S17的是分支)，则可以终 止写操作。如果变量K不等于预设的最大条带循环次数(判决步骤S17的否分支)，则所述 方法返回到步骤S12。图5是更详细地描述图4中的编程步骤S12的流程图。参考图5，在步骤S121中，在条带编程操作期间根据所选择条带寄存器的微调信 息来准备高电压。例如，如图3中所示，高电压产生器(未示出)可以根据所选择条带寄存 器的微调信息来产生施加于字线、位线和硅体的电压。在步骤S122中，通过将所产生的电压施加于字线、位线和硅体来执行所述编程操作。可以利用循环计数器以增量步进脉冲编程(ISPP)的方式来执行每个条带编程操作。在判决步骤S123中，判断当前的循环是否是 最大循环。如果是，则所述过程前进到步骤S13。如果不是，则ISPP过程前进到步骤S124， 其中，循环次数增加1，然后重复步骤S121、S122和S123。可以重复以上所述的操作直到当 前循环到达最大循环为止。这里，所述最大循环(被称为最大编程循环次数)指示在所选择条带内部被执行 的ISPP编程循环次数。可以将最大ISPP循环次数的值包含在所选择条带寄存器的微调信 息中。图6是描述根据第一示例实施例的图4中的步骤S13的验证操作的流程图，图7 是显示图6中的验证电平的分布图。在步骤S12中执行编程操作之后(参看图4和5)，为了判断是否选择最优条带寄 存器，可以执行编程恢复操作。在图6的步骤S131中执行编程恢复操作。在判决步骤S132 中，决定是否选择多次验证操作。换句话说，决定是否将存储在所选择条带寄存器中的信息 设置为执行多次验证操作。“多次验证”操作S132是指，如图7中所示，利用不同的验证电 压重复地执行验证操作。如果判断所述多次验证操作被选择(是)，则所述过程转到步骤 S140。如果判断所述多次验证操作没有被选择(否)，则所述过程转到步骤S150(子步骤 S151)。在步骤S140中执行多次验证操作。首先，在子步骤S141中，可以基于第一验证电 压Vfyl来执行对被编程单元的验证操作。在判决子步骤S142中，判断验证操作是否通过。 如果没有通过(否)，则所述过程转到步骤S15。如果通过(是)，则所述过程转到子步骤 S143。在子步骤S143中，可以基于第二验证电压Vfy2来执行对被编程单元的验证操作。在 子步骤S144中，判断所述验证操作是否通过，如果没有通过，则所述过程转到步骤S15。如 果通过，则所述过程转到步骤S145。这里，所述验证和判决子步骤(例如，S141和S142)可以构成单位验证周期。单 位验证周期可以被重复给定的次数(例如，S143和S144)。如图6中所示，如果判断至少一个单位验证周期为失败(S142或S144的否分支)， 则在步骤S15中，可以选择最优条带寄存器以执行下一个条带的编程操作。另一方面，如果 所有的单位验证周期被判断为通过(S142、S144和S146的是分支)，则在步骤S14中，可以 选择缺省的条带寄存器来执行下一个条带的编程操作。返回到图6中的步骤S132，如果判断在所选择条带寄存器中没有选择多次验证操 作(步骤S132的否分支)，则所述过程转到步骤S150。首先，在子步骤S151中，基于验证 是否单元被编程到所需要阈值电压的验证电压来执行对被编程单元的验证操作。在子步骤 S152中，判断是否通过了验证操作。如果没有通过(否)，则所述过程转到步骤S14，在步 骤S14，可选择缺省的条带寄存器来执行对下一个条带的编程操作。如果通过(是)，则非 易失性存储设备100的编程操作(写操作)可以以编程通过而终止。图8是根据第二示例实施例的更全面描述图4中的步骤S13的验证操作的流程 图，图9是图8中验证电平的分布图。除了多次验证操作进一步包括子步骤S171中的上部 验证操作之外，图8中的本发明第二示例实施例与图6中的第一示例实施例相同。所述上 部验证操作可以被用于检查上部验证的分布宽度，以保护编程上限。可以将上部验证的分布宽度用于选择下一个条带寄存器。根据上述的写方法，虽然最后一个条带的编程操作被判断为失败，编程操作被终 止，但是本发明实施例并不限于此例。可以存在在最后一个条带的编程操作结束之后一部 分存储单元没有被编程的情况。为此，如果这种情况存在，编程操作可以从第一条带编程操 作重新开始。这里，重启数可以被设置为给定数。图10是用于描述根据本发明实施例的非易失性存储设备100的可替换的第二种 写方法的流程图。在第一条带编程操作中，在步骤S21中，可以选择缺省条带寄存器BR0。在电压设 置步骤S22中，可以根据在条带寄存器BRO中所存储的微调信息来设置高电压。在步骤S23 中，如图3所示，可以通过用所述高电压驱动字线、位线和硅体来执行编程操作。 在判决步骤S24中，判断条带循环数是否达到了最大条带循环数。如果肯定(是)， 所述过程前进到判决步骤S25，判断重启计数值是否达到最大值。如果所述重启计数值没有 达到最大值(否)，在复位步骤S26中，可以复位高电压循环，并且重复步骤21。如果重启 计数达到最大值，则所述编程操作可以以失败被终止。返回步骤S24，如果所述条带循环数没有达到最大条带循环数(否)，则可以用被 增加的条带循环(或条带值)来执行编程操作。首先，在步骤S27中，判断在当前条带编程 操作之内验证存取是否被设置。这可以基于所选择条带寄存器中的微调信息来判断。这样， 所选择条带寄存器的微调信息可以包括指示所述验证存取的数据。所述验证存取可以被用 于可选地选择下一个条带的最优写条件。如果指示验证存取执行的数据存储在条带寄存器中，则在步骤S28中执行编程恢 复操作。或者，这个操作可以在步骤S23内执行。在编程恢复操作期间，字线、位线和硅体 的电压可以被放电到地电压。然后，所述过程前进到步骤S29，在步骤S29基于验证结果来 选择下一个条带的条带寄存器。在步骤S30中，用于选择条带的条带计数值可以增加1，所 述过程前进以重复步骤S22。返回到步骤S27，如果指示验证存取执行的数据没有存储到条带寄存器中(否)， 则所述过程前进到判决步骤S31，在步骤S31判断在所选择条带中的编程循环计数值是否 达到了最大循环值。在示例实施例中，最大循环值可以包含在所选择条带寄存器的微调信 息中。如果所选择条带中的编程循环计数值确实达到了最大循环值，则所述过程前进到步 骤S32，在步骤S32可以选择下一个条带的缺省条带寄存器。然后，在步骤S22被重复之前， 该过程前进到步骤S30。如果在所选择条带中的编程循环计数值没有达到最大循环数(S31 的否分支)，则在判决步骤S33中，编程循环计数值可以增加1。然后，所述过程直接前进以 重复步骤S22。在优选实施例中，如果指示验证存取执行的数据没有存储在条带寄存器中，那意 味着验证操作没有被执行(或者被跳过)。图11是描述在图10的验证操作期间选择下一个条带所使用的条带寄存器的第一 种方法的流程图。在步骤S132中，判断是否选择了多次验证操作。换句话说，判断所选择条带寄存 器是否被设置为执行多次验证操作。所述多次验证操作的意思是如图7所示，利用不同的 验证电压重复地执行验证操作。如果选择了所述多次验证操作(是)，所述过程前进到步骤S340(S341)。如果没有选择所述多次验证操作(否)，所述过程前进到步骤S150。在步骤S140中所执行的多次验证操作(包括子步骤S141、S142、S143、S144、S145 和S146)与在图6的步骤S140中所执行的多次验证操作相同，因此省略了对它的重复描 述。如果至少一个验证操作被判决为失败(S142、144或146的否分支)，则所述过程前进到 步骤S348，在那里，选择最优条带寄存器来执行下一个条带的编程操作。另一方面，如果所 有的验证操作被判决为通过(S146的是分支)，则所述过程前进到步骤S347，在那里，选择 缺省条带寄存器来执行下一个条带的编程操作。同样，在步骤S150中所执行的所述验证操 作与图6的步骤S150中所执行的验证操作相同，因此省略了对它的进一步描述。如果验证 操作被判断为通过(S152的是分支)，则所述编程操作可以以通过被终止。如果验证操作被 判断为失败(S152的否分支)，则所述过程转到步骤S347。图12是描述在图10的验证操作期间选择下一个条带所使用的条带寄存器的第二种方法的流程图。图12中的本发明第二实施例与图11的相同，除了多次验证操作进一步包括在步 骤S171中的上部验证操作。所述上部验证操作可以被用于检查上部验证的分布宽度以保 证编程上限。上部验证的分布宽度可以被用于选择下一个条带寄存器。图13是显示根据本发明示例实施例的在条带寄存器中所存储的示例微调信息的 表格。参考图13，在条带寄存器中所存储的微调信息可以包括起始电压(Vstart)、步进 电压(Vstep)、编程时间(tPGM)、编程单元数(PGMcell)、验证允许/禁止位(Vfy)、多次验 证允许/禁止位(MultiVfy)、验证电平(Vfy电平，以伏为单位)、最大条带循环数(Band Max)、最大ISPP编程循环数(Max loop)等。例如，如图13中所示，第一条带寄存器BRO可 以包括微调信息，例如，起始电压2V、步进电压2V、编程时间500ns、编程单元数16、验证禁 止、多次验证禁止、最大条带循环数2和最大ISPP编程循环数64。在图1到13中描述了示例的快闪存储器的编程方法。但是，有可能以不同的形式 应用本发明的步骤以执行擦除方法。这样，擦除方法可以包括为每个条带选择包含最优擦 除条件的条带寄存器；以及根据在所选择条带寄存器中所存储的微调信息执行擦除操作。利用非易失性存储设备的写方法，通过动态地(自动地)选择最优条带寄存器，有 可能实现优化阈值电压特性。可以保证大的阈值电压容限。可以应用图1的非易失性存储设备100来构造存储卡和固态驱动器(SSD)。图14是包含图1的非易失性存储设备的存储系统。参考图14，存储系统10可以包括存储控制器15和快闪存储器16。快闪存储器16 可以和图1中的非易失性存储设备100相同，并且可以被配置为执行上述的写方法。处理器11可以根据通过例如ATA主机接口的主机接口 12所接收的来自主机(未 示出)的命令进行运行。接口 12可以根据处理器11的控制来与主机交换数据。在处理器 11的控制下，从所述主机发送的数据可以通过存储控制器15被暂时或永久地存储到快闪 存储器16中。在处理器11的控制下，通过存储控制器15从快闪存储器16读出的数据可 以通过接口 12被发送到主机。ATA主机接口 12通过线缆或总线(未示出)可以将命令和地址从主机发送到处理 器11。ATA主机接口 12可以是串行ATA接口、并行ATA接口、外部SATA接口、或其它数据传送/电缆标准中的任何一种。在没有经过总线(未示出)的情况下，通过ATA主机接口12被发送到主机或者从主机接收的数据可以在处理器11的控制下经由高速缓存器RAM 14 来传送。SRAM 13可以被用于暂时存储执行存储系统10的操作所需要的数据。所述RAM可 以是DRAM或SRAM中的任何一种。高速缓冲器RAM 14可以暂时地存储在主机和快闪存储器16之间所传送的数据。 此外，高速缓冲器RAM 13和/或快闪存储器16可以用于存储被处理器11所执行的程序代 码。高速缓冲器RAM 13可以是缓冲存储器并且由SRAM组成。存储控制器15可以被配置为存取被用作存储设备的快闪存储器16内的数据。存 储控制器15可以被配置为控制被配置为执行上述写操作的NOR快闪存储器、NAND快闪存 储器、0ne_NAND快闪存储器、多电平快闪存储器等。根据本发明实施例的存储系统可以被用作便携式数据存储设备。例如，所述存储 系统可以被用作MP3、数码相机、PDA、电子书等的内部存储设备。此外，所述存储系统可以 被用作数字电视或计算机的大容量数据存储设备。根据本发明实施例，图14的存储设备100、存储控制器15、以及系统10的其它元 件可以被封装成从如下种类中所选择的任何一种封装层叠封装(PoP)、球栅阵列(BGA)、 芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫 封装(die in waffle pack)、晶圆中管芯形式(die in wafer form)、板上芯片(COB)、陶瓷 双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形 集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、 多芯片封装(MCP)、晶圆级制作封装(WFP)、晶圆级堆叠封装(WSP)等等。上述附图被认为是说明性的，而非限制性的，并且所附权利要求书旨在覆盖落在 本发明真实精神和范围内的所有改变、增强以及其它实施例。因此，为了达到法律所允许的 最大范围，应由以下权利要求书及其等价物的最广泛可允许解释来确定本发明的范围，而 不应当被前面的详细描述所限制或限定。
权利要求
一种非易失性存储设备，包括单元阵列，含有被排列在字线和位线交叉点上的存储单元；地址译码器，被配置为根据地址选择一个字线；写电路，被配置为将编程数据写入与所选择字线相连的存储单元；以及控制电路，被配置为控制地址译码器和写电路以便在写操作期间顺序地执行多个条带写操作；其中，所述控制电路进一步被配置为在每个写操作期间选择下一个条带写操作的写条件。
2.根据权利要求1所述的非易失性存储设备，其中，根据所存储的用于控制写条件的 微调信息来执行多个条带写操作的每一个操作。
3.根据权利要求2所述的非易失性存储设备，其中，所述控制电路包括 微调块，包含多个条带寄存器，每个条带寄存器存储微调信息；以及选择器，被配置为为条带写操作选择存储所述微调信息的微调块的多个条带寄存器中 的一个。
4.根据权利要求3所述的非易失性存储设备，其中，每个条带寄存器的微调信息包含 指示条带寄存器允许/禁止的数据。
5.根据权利要求3所述的非易失性存储设备，其中，根据验证操作的结果来选择存储 微调信息的条带寄存器。
6.根据权利要求5所述的非易失性存储设备，其中，利用多个验证电平来执行所述验 证操作。
7.根据权利要求5所述的非易失性存储设备，其中，所述验证操作被用于检测阈值电 压分布宽度。
8.根据权利要求1所述的非易失性存储设备，其中，在多个条带写操作的每个中判断 下一个被编程的单元是否存在。
9.根据权利要求1所述的非易失性存储设备，其中，当在条带写操作中没有选择写条 件时，所述控制电路使用缺省的写条件。
10.一个存储系统，包括 非易失性存储设备；以及存储控制器，被配置为控制非易失性存储设备， 其中，所述非易失性存储设备包括单元阵列，含有被排列在字线和位线的交叉点上的存储单元； 地址译码器，被配置为根据地址选择一个字线； 写电路，被配置为将编程数据写入与所选择字线相连的存储单元；以及 控制电路，被配置为控制地址译码器和写电路，以便在写操作期间顺序地执行多个条 带写操作，其中，所述控制电路被配置为在条带写操作期间选择下一个条带写操作的写条件。
全文摘要
一种非易失性存储设备，包括单元阵列，含有被排列在字线和位线的交叉点上的存储单元；地址译码器，被配置为根据地址选择一个字线；写电路，被配置为将编程数据写入与所选择字线相连的存储单元；以及控制电路，被配置为控制地址译码器和写电路，以便在写操作期间顺序地执行多个条带编程(写)操作，其中，所述控制电路进一步被配置为在每个条带写操作期间选择下一个条带写操作的最优写条件。将多个可利用的写条件作为微调信息存储在多个寄存器中。所述控制电路选择存储有信息的所述寄存器，以便在最优写条件下进行编程。
文档编号G11C16/02GK101814319SQ20101010950
公开日2010年8月25日 申请日期2010年2月3日 优先权日2009年2月25日
发明者金大汉, 金寿翰 申请人:三星电子株式会社