专利名称：混合式自我测试电路结构的制作方法
技术领域：
本发明涉及一种记忆单元的自我测试电路结构，特别的是，涉及一种同时地具有并列式接口与串行式接口的电连接多阶层功能单元的混合式自我测试电路结构。
背景技术：
公知技术中，采用并列式内嵌式自我测试电路架构对内存单元进行测试，其中，需使用大量的控制信号线以及数据总线线以作为信号传递、指令下达或工作操作之用。然而， 上述并列式的架构，虽然达到在每一个频率周期内送出存取指令，进而对内存单元进行全速的测试，但是当待测试内存单元数量较多时，则这些控制信号线与数据总线线会造成芯片设计时绕线面积的大幅增加，而此增加的部份会造成成本的上升，特别是在< 65nm的先进工艺中，其绕线面积增加的速度更加显著，并造成成本的大量增加。为解决上述的问题，在一些技术中采用串行式的方式用以解决绕线面积增加的问题，进而达成成本的降低，例如使用IEEE 1149.1或IEEE 1500的串行式标准，然而，虽然降低绕线的面积，但因为采用串行式的方式，故同样在并列式中一个频率周期期间所能执行完成的指令，在串行式中则需要以多个频率周期，才能达成完整指令或数据的传送，如此会造成测试时间显著的增加，亦即时间成本的增加，且该增加使得自我测试电路无法支持全速的测试功能，而全速测试是测试内存单元错误涵盖率的重要关键，若仅采用串行式的方式进行测量，虽解决绕线成本，但并无法对内存单元进行有效地测量。
发明内容
本发明一个目的在于提出一种混合式自我测试电路结构，其同时借由并列式接口与串行式接口(或称序列式接口)电连接在η个阶层功能单元之间，用以提供在基板上电路布线布局的最佳化，并且在进行测试内存单元时，达成具有测试、诊断与修复的高效率。本发明另一目的在于提出一种混合式自我测试电路结构，其同时借由并列式接口、串行式接口或者菊链式接口串行的方式电连接在η个阶层功能单元之间或同一阶层， 用以提供在基板上电路布线布局的最佳化，并且在进行测试内存单元时，达成具有测试、诊断与修复的高效率。本发明再一目的在于提出一种混合式自我测试电路结构，其设置在该电路结构内 η个阶层功能单元彼此之间以并列式接口、串行式接口、菊链式接口或至少前述至少二者组合的电连接方法，用以提供在基板上电路布线布局的最佳化，并且在进行测试内存单元时， 达成具有测试、诊断与修复的高效率。为达上述目的及其它目的，本发明提出一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用于测试复数个内存单元，其包含第一阶功能单元、复数个第二阶功能单元、并列式接口与串行式接口。该第一阶功能单元电连接这些输入端的至少其一与这些输出端的至少其一，且该第一阶功能单元具有复数个第一输出端，并根据来自这些输入端的一外部控制信号，用以使得这些第一输出端输出一输出信号；这些第二阶功能单元分别地具有复数个第二输入端，用以接收该输出信号，而这些第二阶功能单元根据该输出信号对应地产生一测试信号，且该测试信号通过与这些第二阶功能单元电连接的这些输出端的至少其一输出至这些内存单元；该并列式接口并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号并列地传送至这些第二阶功能单元；以及该串行式接口串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号串行地传送至这些第二阶功能单元。与公知技术比较，本发明的混合式自我测试电路结构可借由并列式接口与串行式接口的混合架构，用以达成在芯片上电路布线布局时，有效地减少所需绕线面积，而且也在对内存单元进行测试时，提供高速的测试与诊断，进而诊断出有异常信号的该内存单元并进行修复，且使得该测试电路对该内存单元的测试成本降至最低等功效。
图1是本发明一个实施例的混合式自我测试电路结构的方块图示意图；图2是本发明第二阶功能单元的至少其一部份彼此以菊链(daisy chain)式接口进行电连接；图3是本发明以多阶功能单元的方式进行电连接；图4是本发明另一实施例的混合式自我测试电路结构的串行与并列混合式二阶层架构示意图；图5是本发明另一实施例的混合式自我测试电路结构的串行式接口、菊链式接口与并列式接口混合式二阶层架构示意图；图6是本发明另一实施例的混合式自我测试电路结构的串行与并列混合式三阶层架构示意图；图7是本发明串行与并列混合式三阶层架的另一实施例；图8是本发明串行式接口、菊链式接口与并列混合式三阶层架构示意图；以及图9是本发明串行式接口、菊链式接口与并列式接口混合式三阶层架构的另一实施例示意图。主要组件符号说明10混合式自我测试电路102a、102b、102c 输入端104a、104b、l(Mc 输出端202a、202b内存单元106第一阶功能单元108a、10 第二阶功能单元IOSb1UOSb2 第二阶功能单元108a-l l(^b-k 第二阶功能单元IHa-I 114b_k 第三阶功能单元110并列式接口112串行式接口FIT第一输入端
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FOT第一输出端ECS外部控制信号OS输出信号SIT第二输入端SOT第二输出端TS测试信号RS结果信号
具体实施例方式为充分了解本发明的目的、特征及功效，现借由下述具体的实施例，并配合所附的 图形，对本发明做详细说明，说明如后參考图1，是本发明一个实施例的混合式自我测试电路结构的方块图示意图。在本 实施例中，混合式自我测试电路10具有输入端10 102c与输出端l(Ma l(Mc，其用于 测试内存单元20加、202ヒ。其中，该混合式自我测试电路10又包含第一阶功能単元106、第 ニ阶功能単元108a、108b、并列式接ロ 110与串行式接ロ 112。该第一阶功能単元106分別 地具有第一输出端FOT，且通过这些输入端10 接收来自外部的一外部控制信号ECS，而该 第一阶功能単元106再根据该外部控制信号ECS用以产生并输出一输出信号OS。其中，该 外部控制信号ECS (或可称为指令或算法)可为外部控制信号与外部数据信号，其分別用以 传送控制信号与数据信号，而该控制信号也可包含读取控制信号、写入控制信号、同步信号 或芯片选择信号等，而数据信号也包含内存寺址信号与数据测试信号等。该第二阶功能单 元108a、108b分別地具有第二输入端SIT，该第二阶功能単元108a、108b可根据该输出信号 OS对应地产生测试信号TS，而该测试信号TS再通过该输出端104b、l(Mc输出至该内存单 元20加、202ヒ以进行对内存单元20加、202ヒ的测试。该并列式接ロ 110并列地设置在该第 一阶功能単元106与该第二阶功能単元108a、108b的至少其一之间，用以提供该输出信号 OS并列地传送至该第二阶功能単元108a、108b。该串行式接ロ 112串行地设置在该第一阶 功能単元106与该第二阶功能単元108a、108b的至少其一之间，用以提供该输出信号OS串 行地传送至该第二阶功能単元108a、108b。再者，该第一阶功能単元106与该第二阶功能単元108a、108b更分别地包含第一 输入端FIT与第二输出端SOT。内存单元根据该测试信号TS，对应产生一结果信号RS，且该 结果信号RS通过该混合式自我测试电路10的该输入端102b、102c传送至该第二阶功能单 元108a、108b，且再借由该第二阶功能単元108a、108b的该第二输出端SOT输出至该并列 式接ロ 110与该串行式接ロ 112，并再经由该第一阶功能単元106的该第一输入端FIT输 入至该第一阶功能単元106，而在此之后，在混合式自我测试电路10的输出端l(Ma输出该 结果信号RS，亦即该内存单元20加、202ヒ对应该测试信号TS产生该结果信号RS，并通过该 输入端102b、102c、该第二输出端SOT与该第一输入端FIT回传该结果信号RS至该输出端 104ao值得注意的是，可再參考图2，该第二阶功能単元108bi、108l32的至少其一部份彼 此以菊链(daisy chain)式接口进行电连接。再者，在此实施例中是以二阶的功能单元进 行描述，而熟悉该项技术领域者应当可以由此了解到，可同时參考图3，本发明更可包含以多阶(或称η阶)功能单元的方式，进行信号的分工处理，故混合式自我测试电路结构10 更包含复数个第η阶功能单元，设置在该第一阶功能单元106与该第二阶功能单元108a、 108b之间，且这些第η阶功能单元的至少其一分别地借由该并列式接口 110及/或该串行式接口 112与该第一阶功能单元106与这些第二阶功能单元108a、108b电连接。此外，如前所述这些第η阶功能单元的至少其一部份同样彼此之间，也可以采用菊链式接口进行电连接。参考图4，是本发明另一实施例的混合式自我测试电路结构的串行与并列混合式二阶层架构示意图。在本实施例中，混合式自我测试电路结构10采取二阶层的功能单元架构，其包含第一阶功能单元106、第二阶功能单元IOSa-I 108b-k、并列式接口 110与串行式接口 112。该第一阶功能单元106与该第二阶功能单元IOSa-I 108b_k分别地通过该并列式接口 110与该串行式接口 112电连接。自我测试电路结构10提供输入端10 用以接收来自外部的一外部控制信号ESC，在此该外部控制信号ESC包含外部控制信号与外部数据输入，并借由该第一阶功能单元106形成输出信号OS。其中，该输出信号OS又可再经由该并列式接口 110与该串行式接口 112与该第二阶功能单元IOSa-I 108b_k电连接， 值得注意的是，其中一部份的输出信号OS利用该串行式接口 112传送至该第二阶功能单元IOSb-I 108b-k，而另一部份的输出信号OS利用并列式接口传送至该第二阶功能单元 IOSa-I 108a-k，两者可同时共享该第一阶功能单元106的硬件资源。此外，该串行式接口 112除了输出信号OS共享外，第二阶功能单元IOSb-I 108b-k都有独立的串行输入以及输出与第一阶功能单元106进行沟通，且自我测试电路结构10与内存单元202之间采用并列式接口，用以对内存单元进行读写操作，此外，在其它实施例中也可采用串行式接口。参考图5，是本发明另一实施例的混合式自我测试电路结构的串行式接口、菊链式接口与并列式接口混合式二阶层架构示意图。在本实施例中，混合式自我测试电路结构10 的第二阶功能单元IOSb-I 108b-k彼此之间，更包含以菊链式接口的连接方式连接，除输出信号OS共享外，该第二阶功能单元IOSb-I 108b-k借由串行式界面的输入以及输出串成一菊链，而仅利用该第二阶功能单元108b-k将数据传送回该第一阶功能单元106，在其它的实施例中，该第一阶功能单元106可用许多菊链式接口架构，不只仅局限一条菊链式界面架构。参考图6，是本发明另一实施例的混合式自我测试电路结构的串行与并列混合式三阶层架构示意图。在此实施例中，混合式自我测试电路结构10更包含第三阶功能单元 IHa-I 114b-k，其动作方式如上所述。参考图7，是串行与并列混合式三阶层架构的另一实施例。参考图8，是串行式接口、菊链式接口与并列混合式三阶层架构示意图。参考图 9，是串行式接口、菊链式接口与并列式接口混合式三阶层架构的另一实施例示意图。值得注意的是，上述混合式自我测试电路结构10中第三阶功能单元IHa-I 114b-k的数目并非限定需要一对一地对应第二阶功能单元IOSa-I 108b-k，亦即在本发明中并不限定一或多个功能单元对应一或多个另一功能单元，例如在图6 图9中第三阶功能单元IHa-I 同时对应第二阶功能单元IOSa-I与108a-2，而第三阶功能单元lHa-n仅对应第二阶功能单元 108a-no与公知技术相比，本发明的混合式自我测试电路结构可借由并列式接口、串行式接口、菊链式接口或其组合的混合架构，用以达成在芯片上电路布线布局时，有效地减少所需绕线面积，而且也可在对内存单元进行测试时，提供高速的测试与诊断，进而诊断出有异常信号的该内存单元并进行修复，且使得该测试电路对该内存单元的测试成本降至最低等功效。 本发明在上文中已以较佳实施例公开，然熟知本项技术者应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，所有与该实施例等效的变化与置换，均应视为涵盖在本发明的范畴内。因此，本发明的保护范围应当以下文的权利要求所界定的为准。
权利要求
1.一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用于测试复数个内存单元，其特征在于，其包含一第一阶功能单元，电连接这些输入端的至少其一与这些输出端的至少其一，且该第一阶功能单元具有复数个第一输出端，并根据来自这些输入端的一外部控制信号，用以使得这些第一输出端输出一输出信号；复数个第二阶功能单元，分别地具有复数个第二输入端，用以接收该输出信号，而这些第二阶功能单元根据该输出信号对应地产生一测试信号，且该测试信号通过与这些第二阶功能单元电连接的这些输出端的至少其一输出至这些内存单元；一并列式接口，并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号并列地传送至这些第二阶功能单元；以及一串行式接口，串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间，用以提供该输出信号串行地传送至这些第二阶功能单元。
2.如权利要求1所述的混合式自我测试电路结构，其特征在于，其中该第一阶功能单元与这些第二阶功能单元更分别地包含复数个第一输入端与复数个第二输出端。
3.如权利要求2所述的混合式自我测试电路结构，其特征在于，其中这些内存单元对应该测试信号产生一结果信号，并通过该输入端、这些第二输出端与这些第一输入端回传该结果信号至该输出端。
4.如权利要求3所述的混合式自我测试电路结构，其特征在于，其中该输入端接收一外部控制信号、一外部数据信号或该结果信号。
5.如权利要求1所述的混合式自我测试电路结构，其特征在于，其中这些第二阶功能单元的至少其一部份彼此以菊链(daisy chain)式接口进行电连接。
6.如权利要求1所述的混合式自我测试电路结构，其特征在于，更包含复数个第η阶功能单元，设置在该第一阶功能单元与这些第二阶功能单元之间，且这些第η阶功能单元的至少其一分别地借由该并列式接口及/或该串行式接口与该第一阶功能单元与这些第二阶功能单元电连接。
7.如权利要求6所述的混合式自我测试电路结构，其特征在于，其中这些第η阶功能单元的至少其一部份彼此以菊链(daisy chain)式接口进行电连接。
全文摘要
本发明公开一种混合式自我测试电路结构，具有复数个输入端与复数个输出端，用以测试复数个内存单元，其中，该电路结构包含第一阶功能单元，根据来自外部的一外部控制信号，用以使得与该第一阶功能单元电连接的复数个第一输出端分别地输出一输出信号；复数个第二阶功能单元，接收该输出信号并根据该输出信号对应地产生一测试信号，并输出至这些内存单元；并列式接口并列地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间；以及串行式接口串行地设置在该第一阶功能单元与这些第二阶功能单元的至少其一之间。
文档编号G11C29/00GK102214486SQ20101014431
公开日2011年10月12日 申请日期2010年4月9日 优先权日2010年4月9日
发明者邓力铭, 邢育肇 申请人:厚翼科技股份有限公司