专利名称：或非闪速存储器件和相关操作方法
技术领域：
本发明构思的实施例一般涉及半导体存储器件，更具体地涉及NOR(或非)闪速存 储器件和相关操作方法。
背景技术：
半导体存储器件是许多现代电子设备的主要部件。半导体存储器件的示例包括 诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的易失性存储器，以 及诸如只读存储器(ROM)、磁阻随机存取存储器(MRAM)和闪速存储器之类的非易失性存储近年来，至少由于需要非易失性数据存储器或抗运动冲击性的便携式电子设备的 普及，而使得闪速存储器越来越普遍。存在两种主要类型的具有不同的配置和操作原理的 闪速存储器，被称为NAND闪速存储器和NOR闪速存储器。NAND闪速存储器与NOR闪速存储 器相比较趋向于具有较大的集成度和较快的擦除和写入时间，虽然NOR闪速存储器趋向于 具有快速的读取时间。由于它们不同的性能特征，NAND和NOR闪速存储器可以用于不同的目的。例如， NOR闪速存储器由于它的快速的读取时间而通常用于存储需要快速存取的信息(诸如程序 代码)，而NAND闪速存储器由于它的高集成度而通常用于提供大量数据存储。
发明内容
根据本发明构思的一个实施例，一种操作NOR闪速存储器件的方法包括选择多 条全局位线中的一条；以及以预定的顺序选择与选择的全局位线共同连接的多条局部位 线，以向该NOR闪速存储器件的存储单元提供编程电压。在某些实施例中，在擦除过程的预编程操作或后编程操作中，编程电压经由选择 的全局和局部位线施加于存储单元。擦除过程可以在预编程操作之后或在后编程操作之前 执行。在某些实施例中，操作NOR闪速存储器件的方法进一步包括选择该多条全局位 线中的另一条；以及以预定的顺序选择与该多条全局位线中的该另一条共同连接的另外多 条局部位线，以向NOR闪速存储器件的附加存储单元提供该编程电压。通过在控制器内递 增索引来标识该多条全局位线的该另一条以用于选择。根据本发明构思的另一个实施例，擦除NOR闪速存储器件的方法包括执行擦除 操作；以及在该擦除操作之前和之后来执行编程操作。该编程操作包括选择多条全局位 线中的一条；以及以预定的顺序选择与选择的全局位线共同连接的多条局部位线，以向存储单元提供编程电压。在某些实施例中，该编程操作是在擦除操作之前执行的预编程操作或在擦除操作 之后执行的后编程操作。根据本发明构思的另一个实施例，NOR闪速存储器件包括存储单元阵列，包括局 部位线和全局位线；位线选择电路，被配置为响应于局部位线选择信号和全局位线选择信 号选择该局部位线和全局位线；和译码器，被配置为产生该局部位线选择信号和全局位线 选择信号，以在预编程或后编程操作中的全局位线的激活期间以预定的顺序选择局部位 线。在某些实施例中，NOR闪速存储器件进一步包括读/写电路，被配置为经由选择的 全局位线和局部位线向存储单元提供编程电压。在某些实施例中，该译码器包括第一位线译码器，被配置为产生全局位线选择信 号和局部位线选择信号，以使得选择全局位线中的一条并依次选择与该选择的全局位线连 接的局部位线；第二位线译码器，被配置为产生该全局位线选择信号和局部位线选择信号， 以使得选择局部位线中的一条并选择与该选择的局部位线对应的全局位线；和选择电路， 被配置为选择该第一位线译码器和第二位线译码器中的一个。在某些实施例中，当擦除命令被施加于NOR闪速存储器件时使能第一位线译码 器，以及当正常编程命令被施加于NOR闪速存储器件时使能第二位线译码器。在某些实施例中，当执行预编程操作和后编程操作中的一个时使能第一位线译码 器，并且选择电路选择第一位线译码器。
通过下面结合附图的详细描述，可以更清楚地理解本发明构思的实施例。在附图 中，相似的参考数字表示相似的特征。图1是示出了根据本发明构思的实施例的NOR闪速存储器件的框图。图2是示出了图1中的译码器的实施例的框图。图3是示出了根据本发明构思的实施例的存储单元阵列的结构的图。图4是示出了根据本发明构思的实施例的NOR闪速存储器件的擦除操作的流程 图。图5是示出了根据本发明构思的实施例的NOR闪速存储器件的预/后编程操作的 流程图。图6是示出了位线选择信号和全局位线的激活之间的关系的图。图7是示出了应用根据本发明构思的实施例的NOR闪速存储器件的系统的框图。
具体实施例方式以下将参考附图更完整地描述各种实施例。然而，本发明构思可以被实施为许多 不同的形式，并且不应当被曲解为仅仅限于所示出的实施例。相反，这些实施例是提供作为 教导示例的。图1是示出了根据本发明构思的实施例的NOR闪速存储器件的框图。参考图1，NOR闪速存储器件包括存储单元阵列10、包括编程译码器21的译码器20、控制电路30、位线选择电路40和读/写电路50。存储单元阵列10包括存储单元，被布置为行连接到相应的字线，列连接到相应的 位线。每个存储单元包括对电编程、读取和擦除敏感的非易失性存储单元。另外，每个存储 单元通常包括电荷存储层，诸如浮置栅极或电荷俘获层。控制电路30控制存储单元阵列10、译码器20和读/写电路50。读/写电路50 可以被配置为将 数据存储到存储单元阵列10中或从存储单元阵列10中读出数据。译码器20在写或读操作中选择存储单元阵列10的行。译码器20也在读或写操 作中产生列选择信号YAi和YBi( “i”是整数)用于选择位线。编程译码器21在擦除操作中产生列选择信号YAi和YBi以选择位线。擦除操作 可以被分成预编程步骤、主擦除步骤和后编程步骤。在一个实施例中，编程译码器21用作 用于预编程步骤的预编程译码器和用于后编程步骤的后编程译码器。编程译码器21在预 编程步骤或后编程步骤中产生列选择信号YAi和YBi以选择位线。在预/后编程操作期间，编程译码器21产生列选择信号YAi和YBi，以选择多条全 局位线中的一条并且以预定的顺序选择与该选择的全局位线连接的多条局部位线。在正常 编程操作期间，译码器20产生列选择信号YAi和YBi，以选择多条局部位线中的一条并且选 择与该选择的局部位线连接的全局位线。位线选择电路40响应于由译码器20产生的位线选择信号YAi和YBi来选择存储 单元阵列10的位线。读/写电路50包括写驱动器、读出放大器、输入/输出接口，并且被 配置为将数据写入到选择的存储单元中或者从选择的存储单元读出数据。如上所指出，在擦除过程的预/后编程操作期间，在选择全局位线的同时依次选 择局部位线。相反，在正常的编程操作期间，同时选择全局位线和相应的局部位线。因此， 在依次选择局部位线的预/后编程操作中，与正常的编程操作相比降低了电流消耗。图2是示出了译码器20的实施例的框图。在图2的实施例中，图1的编程译码器 21被实现为第一位线译码器21。参考图2，译码器20包括第一位线译码器21、第二位线译码器22、选择电路23和 字线译码器24。字线译码器24被配置为响应于地址ADD选择和驱动字线。第一位线译码器21由控制电路30响应于擦除命令而使能，并且在预/后编程操 作中产生位线选择信号以选择位线。第一位线译码器21可以产生列选择信号YAi和YBi， 以选择多条全局位线中的一条并且以给定的顺序选择与该选择的全局位线连接的多条局 部位线。第二位线译码器22由控制电路30响应于正常的编程命令而使能，并且产生位线 选择信号以选择位线。第二位线译码器22产生位线选择信号，以选择多条局部位线中的一 条并且选择与该选择的局部位线连接的全局位线。选择电路23选择第一位线译码器21和第二位线译码器22中的一个，并且将被选 位线译码器的输出传送到位线选择电路40。位线选择信号包括用于选择全局位线的选择信 号YBi和用于选择局部位线的选择信号YAi。选择电路23在控制电路30的控制下，在预 /后编程操作中选择第一位线译码器21的输出，而在正常的编程操作中选择第二位线译码 器22的输出。图3是示出了在NOR闪速存储器件中的存储单元阵列10的实施例的图。一般说来，NOR闪速存储器件包括形成在大块区域(bulk region)中的多个存储单元。形成在同 一个大块区域中的一组存储单元构成扇区，扇区是NOR闪速存储器件的擦除单位。存储单元阵列10包括多个扇区SCTO到SCTx-1。为了避免重复，将仅仅描述一个 扇区SCTO。其它扇区具有与扇区SCTO相似的结构和操作。存储单元阵列10包括多条全局位线GBL(O)到GBL(n_l)和多条局部位线BL(O) ilj BL (Hi- I)0全局位线GBL(O)到GBL(n-l)中的每一条与局部位线BL (0)到BL(m_l)连接， 这些局部位线与存储单元连接。也就是说，一条全局位线与多条局部位线连接。各行中的 存储单元可以与相应的字线WL(O)到WL(p-l)连接。在预/后编程操作期间，当选择全局位线(例如，GBL(O))时，以给定的顺序选择/ 使能与选择的全局位线对应的局部位线(例如，BL(O)到BL(m-l))。在正常的编程/读操 作期间，当使能局部位线选择信号(例如，YA(O))时，以给定的顺序选择/使能每个与由该 使能的局部位线选择信号YA(O)选择的局部位线连接的全局位线。图4是示出了根据本发明构思的实施例的NOR闪速存储器件的擦除操作的流程 图。图4的擦除操作包括预编程步骤、主擦除步骤和后编程步骤。在图4的描述中，由括号 (SXXX)来表示示例方法步骤。参考图4，NOR闪速存储器件首先对扇区执行预编程操作(SllO)。可以执行预编 程操作以防止扇区中的存储单元在主擦除操作中被过度擦除。接下来，NOR闪速存储器件对扇区执行主擦除操作(S120)。NOR闪速存储器件执 行主擦除操作以使得在擦除的扇区中的存储单元都具有擦除状态。最后，NOR闪速存储器件执行后编程操作(S130)。NOR闪速存储器件执行后编程 操作以调节过度擦除的存储单元的阈值电压。除具有不同的偏置条件之外，可以按照与预 编程操作相同的方式来执行后编程操作。图5是示出了根据本发明构思的实施例的NOR闪速存储器件的预/后编程操作的 流程图，图6是示出了位线选择信号和全局位线的激活之间的关系的波形图。图5的操作 可以用来实现图4的步骤SlOO或S120。在图5的描述中，用括号(SXXX)来表示示例方法 步骤。为描述的简单起见，假定选择NOR闪速存储器件的字线WL(I)。参考图5，指示选择的全局位线的数目的索引“i”被初始化为“0”(S210)。接下 来，位线选择电路40基于索引“i”选择全局位线GBL(O) (S220)。其后，以预定的顺序依次 选择与该选择的全局位线GBL(O)共同连接的局部位线BL(O)到BL(m-l)。具体地，在位线 信号YB(O)被使能的同时以诸如图6所示的顺序来激活位线选择信号YA(O)到YA(m-l)。 换句话说，在选择全局位线的同时可以依次选择局部位线。当在全局位线GBL(O)的激活期间依次选择局部位线BL(O)到BL(m_l)时，编程电 压被施加于与局部位线和选择的字线WL(I)对应的选择的存储单元。结果，选择的存储单 元被依次编程。接下来，控制电路30判断是否所有全局位线已被选择(S240)。如果所有全局位线 都已被选择，则可以终止预/后编程操作。另一方面，如果判断至少一个全局位线没有被选 择，则递增“i”(S250)，并且流程返回到步骤S220。在上述操作中，全局位线上的电负载可以比每个局部位线上的电负载大，并且与 局部位线相比，更多的电流可以流过全局位线。但是，可以通过控制全局和局部位线选择的顺序来降低在预/后编程操作期间消耗的全部电流量。图7是示出了并入根据本发明构思的实施例的NOR闪速存储器件的系统300的框图。参考图7，系统300是基于处理器的系统，包括经由第一总线350通信的控制器310。控制器310通常包括微控制器、一个或多个微处理器或数字信号处理器。系统300可 以由电池380供电，并且可以包括诸如移动终端之类的移动设备。系统300包括经由接口 330与第一总线350连接的存储器370。存储器370包括 与第一总线350连接的DRAM 360、闪速存储器378、RAM 374和控制器372。闪速存储器378可以包括诸如上面参考图1-6所述的NOR闪速存储器。NOR闪速 存储器378存储模拟文件分配表(EFAT) 80和软件92、94和96。在初始化后，可以在RAM 374上执行EFAT 80和软件92、94和96。在系统300被初始化之后，DRAM 360可以存储诸如微软Windows⑩之类的操作系 统364。闪速存储器378和RAM 374经由第二总线376与控制器372连接。输入/输出设备320与第一总线350连接，并且可以包括诸如触摸屏、显示器、鼠 标或键盘之类的各种器件。无线接口 340与第一总线350连接。无线接口 340可以与其它 设备执行蜂窝功能或通信功能。例如，无线接口 340可以包括偶极子天线。尽管图7示出了移动终端内的图1-6的NOR闪速存储器件，但是这样的闪速存储 器件可以包括在几种可替换类型的电子设备中的任意一个中。上文说明实施例并且不应当被看作是对实施例的限制。尽管已经描述了几个实施 例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教导和优点的情 况下，可以对实施例进行许多修改。因此，所有这样的修改预期被包括在权利要求书所定义 的本发明构思的范围内。因此，将理解，上文说明各种实施例，并且不应该被认为局限于公 开的特定实施例，并且对公开的实施例的修改以及其它实施例预期包括在所附权利要求书 的范围内。
权利要求
一种操作NOR闪速存储器件的方法，包括选择多条全局位线中的一条；以及以预定的顺序选择与选择的全局位线共同连接的多条局部位线，以向该NOR闪速存储器件的存储单元提供编程电压。
2.如权利要求1所述的方法，其中在擦除过程的预编程操作或后编程操作中，编程电 压经由选择的全局和局部位线施加于存储单元。
3.如权利要求2所述的方法，还包括在预编程操作之后或在后编程操作之前执行擦除过程。
4.如权利要求1所述的方法，还包括 选择该多条全局位线中的另一条；以及以预定的顺序选择与多条全局位线中的该另一条共同连接的另外多条局部位线，以向 NOR闪速存储器件的附加存储单元提供该编程电压，其中在控制器内通过递增索引来标识该多条全局位线的该另一条以用于选择。
5.一种擦除NOR闪速存储器件的方法，包括 执行擦除操作；以及在该擦除操作之前或之后执行编程操作，其中该编程操作包括选择多条全局位线中的一条，以及以预定的顺序选择与选择的 全局位线共同连接的多条局部位线，以向存储单元提供编程电压。
6.如权利要求5所述的方法，其中该编程操作是在擦除操作之前执行的预编程操作或 在擦除操作之后执行的后编程操作。
7.—种NOR闪速存储器件，包括 存储单元阵列，包括局部位线和全局位线；位线选择电路，被配置为响应于局部位线选择信号和全局位线选择信号选择该局部位 线和全局位线；和译码器，被配置为产生该局部位线选择信号和全局位线选择信号，以在预编程或后编 程操作中的全局位线的激活期间以预定的顺序选择局部位线。
8.如权利要求7所述的NOR闪速存储器件，还包括读/写电路，被配置为经由选择的全局位线和局部位线向存储单元提供编程电压。
9.如权利要求7所述的NOR闪速存储器件，其中该译码器包括第一位线译码器，被配置为产生全局位线选择信号和局部位线选择信号，以使得选择 全局位线中的一条并依次选择与该选择的全局位线连接的多条局部位线；第二位线译码器，被配置为产生该全局位线选择信号和局部位线选择信号，以使得选 择局部位线中的一条并选择与该选择的局部位线对应的全局位线；和选择电路，被配置为选择该第一位线译码器和第二位线译码器中的一个。
10.如权利要求9所述的NOR闪速存储器件，其中当擦除命令被施加于NOR闪速存储器 件时使能第一位线译码器，以及当正常编程命令被施加于NOR闪速存储器件时使能第二位 线译码器，其中当执行预编程操作和后编程操作中的一个时使能第一位线译码器，并且选择电路 选择第一位线译码器。
全文摘要
通过选择多条全局位线中的一条，并且依次选择与选择的全局位线共同连接的多条局部位线以向存储单元提供编程电压，来对NOR闪速存储器件进行编程。
文档编号G11C16/02GK101840732SQ201010144340
公开日2010年9月22日 申请日期2010年3月22日 优先权日2009年3月20日
发明者赵志虎 申请人:三星电子株式会社