使用自旋mos晶体管的非易失性存储器电路的制作方法

专利名称：使用自旋mos晶体管的非易失性存储器电路的制作方法
技术领域：
本发明涉及一种使用自旋MOS晶体管的非易失性存储器电路。
背景技术：
随着近年来的微细化技术的发展，LSI(Large Scale htegration 大规模集成 电路)的消耗电力变大，不能无视半导体存储器待机时的消耗电力。使用如下电源门控 (Power gating)技术，即，切断LSI中未使用部分的电源，仅接通使用部分的电源。在通过 半导体的CMOS技术制作存储器电路的情况下，使用易失性的SRAM (Static Random Access Memory :静态随机存取存储器)作为存储信息的存储器。由于SRAM具有易失性，因此待机 时也不能切断电源，因而，消耗电力变大。另外，由于SRAM具有易失性，突然切断电源时，存 储器信息会消失。在使用了大量的SRAM的情况下，即使在不动作时，由漏电流导致的消耗 电力也会变大。因此，成为难以实现低消耗电力化和高集成化的电路。并且，SRAM是切断 电源时会丢失信息的易失性存储器，因此，每次接通电源时需要写入外部存储器中存储的 信息。因此，会有接通电源时费时费力的问题。另外，需要确保在切断电源时用于存储信息 的外部存储器，而由于使用外部存储器，会有需要消耗电力及容积的问题。因此，成为了妨 碍系统整体的高集成化及低消耗电力化的主要原因之一。作为基于当前半导体技术的非易失性存储器电路，提出了一种阻变型非易失性存 储器。阻变型非易失性存储器在启动了电源时使作为半导体存储器的SRAM存储信息。非 易失性存储器即使切断电源也可以存储信息，因此，在不进行读出或写入动作时，可以切断 电源。即，LSI中使用非易失性存储器时，可以容易地进行电源门控。因此，阻变型非易失 性存储器得到了关注。近年来，利用了电子的自旋自由度的自旋电子器件的研究开发盛行。以隧道磁阻 效应(TMR)为基础的研究开发盛行，并已被应用到磁性随机存取存储器(MRAM)和硬盘驱动 器(HDD)的再生磁头等中。进而，结合了半导体和铁磁性材料的自旋晶体管得到了关注。铁磁性材料可以具有非易失性的存储功能，因此，如果用作非易失性存储器，可以 期待应用于电源门控技术和存储器的备份。提出了使用铁磁性磁隧道结(MTJ)元件作为非 易失性存储器的非易失性存储器电路(例如，参见JP特开2007-5观79号公报)。JP特开2007_5观79号公报中记载的非易失性存储器电路中，MTJ元件在反相环路 内与MOS晶体管串联连接，因此，会大幅度降低动作余量(margin)，不能得到高可靠度。另外，使用MTJ元件的非易失性存储器电路中，由电源启动时MTJ元件的电阻值决 定存储器的存储内容。但是，电源电压低时MOS晶体管的电阻非常大，因此，MTJ元件的电阻 值的影响非常小。因此，电源电压低时，容易因为MOS晶体管的电阻值的偏差引起误动作， 不能得到高可靠度。

发明内容
本发明的非易失性存储器电路，其特征在于，其具备第一P沟道MOS晶体管，具有作为源极和漏极中的一个的第一电极和作为另一个的第二电极，所述第一电极被连接到第 一布线；第二 ρ沟道MOS晶体管，具有作为源极和漏极中的一个的第三电极和作为另一个的 第四电极，所述第三电极被连接到所述第一布线，所述第四电极被连接到所述第一 P沟道 MOS晶体管的栅极，该第二 ρ沟道MOS晶体管的栅极被连接到所述第一 ρ沟道MOS晶体管的 所述第二电极；第一η沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第五电极和作 为另一个的第六电极，所述第五电极被连接到第二布线，所述第六电极被连接到所述第一 P 沟道MOS晶体管的所述第二电极，该第一 η沟道自旋MOS晶体管的栅极被连接到所述第二 ρ 沟道MOS晶体管的所述第四电极；第二 η沟道自旋MOS晶体管，具有作为源极和漏极中的一 个的第七电极和作为另一个的第八电极，所述第七电极被连接到所述第二布线，所述第八 电极被连接到所述第二 P沟道MOS晶体管的所述第四电极，该第二 η沟道自旋MOS晶体管 的栅极被连接到所述第一 P沟道MOS晶体管的所述第二电极；第一 η沟道MOS晶体管，具有 作为源极和漏极中的一个的第九电极和作为另一个的第十电极，所述第九电极被连接到所 述第一 P沟道MOS晶体管的所述第二电极，所述第十电极被连接到第三布线，该第一 η沟道 MOS晶体管的栅极被连接到第四布线；以及第二 η沟道MOS晶体管，具有作为源极和漏极中 的一个的第十一电极和作为另一个的第十二电极，所述第十一电极被连接到所述第二 P沟 道MOS晶体管的所述第四电极，所述第十二电极被连接到第五布线，该第二 η沟道MOS晶体 管的栅极被连接到所述第四布线。


图1是表示第一实施方式的非易失性存储器电路的存储器单元的电路图。图2是表示用于判断存储器单元中存储的信息的状态的第一方法的时序图。图3是表示用于判断存储器单元中存储的信息的状态的第一方法的时序图。图4(a)是表示第一实施方式中的电源启动时的模拟结果的图，图4(b)是表示比 较例中的电源启动时的模拟结果的图。图5是表示第一实施方式的比较例的非易失性存储器电路的存储器单元的电路图。图6是说明第一实施方式中的写入方法的第一具体例的时序图。图7是说明传输晶体管(pass-transistor)和自旋MOS晶体管的连接点的电压的 特性图。图8是说明第一实施方式中的写入方法的第二具体例的时序图。图9是表示第二实施方式的非易失性存储器电路的存储器单元的电路图。图10是说明第二实施方式中的写入方法的时序图。图11是表示第三实施方式的非易失性存储器电路的存储器单元的电路图。图12是说明第三实施方式中的写入方法的时序图。图13是表示第四实施方式的非易失性存储器电路的存储器单元的电路图。图14是说明第四实施方式中的写入方法的时序图。图15是表示第五实施方式的非易失性存储器电路的电路图。
具体实施例方式下面，参照附图详细说明实施方式。其中，附图是示意性的图，各部分的大小、各电压的高低和各时间的长短、部分间的大小比例、电压间的比例、时间间隔等，和现实中不同。 另外，即使在各附图相互之间表示相同部分的情况下，也有可能使相互的尺寸和比例不同 地进行表示。另外，信号的电压中，将高电压设为H电平，将低电压设为L电平。H电平表示比电 源电压Vdd的一半高的电压，L电平表示比电源电压Vdd的一半低的电压。(第1实施方式)图1表示本发明的第一实施方式的非易失性存储器电路的存储器单元。该实施方 式的非易失性存储器电路具有存储器单元1，该存储器单元1具有存储部10和由η沟道MOS 晶体管构成的两个传输晶体管21、22。存储部10具有ρ沟道MOS晶体管11、15和η沟道自旋MOS晶体管12、16。ρ沟道 MOS晶体管15具有和ρ沟道MOS晶体管11大致相同的电性能，η沟道自旋MOS晶体管16 具有和η沟道自旋MOS晶体管12大致相同的电性能。这里，所谓“具有大致相同的电性能” 意味着相同尺寸的晶体管的电性能处于由规格说明书决定的允许范围内。自旋MOS晶体管(又称自旋MOSFET。下同)在通常的MOS晶体管(MOSFET)结构 的源电极和漏电极分别具有铁磁性层。自旋MOS晶体管的特性根据设于源电极和漏电极的 两个铁磁性层的磁化方向而不同，并具有存储功能。即，根据设于源电极和漏电极的两个 铁磁性层的相互的磁化方向，两个铁磁性层之间的电阻值不同。设于源电极和漏电极的两 个铁磁性层中的一个与另一个相比，在源电极和漏电极之间流过自旋极化了的电流的情况 下，磁化方向容易反转，被称为磁化自由层(或者自由层)，另一个则磁化方向不容易反转， 被称为磁化固定层(或者Pin layer)。该自旋MOS晶体管中的源电极和漏电极的铁磁性层 的磁化方向成为大致平行和大致反平行中的任意一种，据此，两个铁磁性层间的电阻也成 为低电阻状态或高电阻状态。而且，源电极或漏电极的铁磁性层具有夹着非磁性层来层叠 铁磁性层的层叠结构的情况下的磁化方向，意味着离形成源电极或漏电极的半导体基板或 者半导体层最近的铁磁性层的磁化方向。ρ沟道MOS晶体管11、15各自的源极被连接到节点31，n沟道自旋MOS晶体管12、 16各自的源极被连接到节点32。ρ沟道MOS晶体管11和η沟道自旋MOS晶体管12各自 的漏极被连接到节点33，ρ沟道MOS晶体管15和η沟道自旋MOS晶体管16各自的漏极被 连接到节点34。另外，ρ沟道MOS晶体管11和η沟道自旋MOS晶体管12各自的栅极被连 接到节点34，ρ沟道MOS晶体管15和η沟道自旋MOS晶体管16各自的栅极被连接到节点 33。传输晶体管21、22具有大致相同的电性能。传输晶体管21的源极和漏极中的一 个被连接到节点33，另一个被连接到节点51。传输晶体管22的源极和漏极中的一个被连 接到节点34，另一个被连接到节点52。另外，传输晶体管21、22各自的栅极被连接到节点 41。节点41被连接到用于选择存储器单元1的布线、例如字线，节点51、52被连接到用于 读出存储器单元1所存储的信息的布线、例如两个位线。而且，本实施方式中，两个自旋MOS晶体管12、16被设定为一个自旋MOS晶体管 为低电阻状态，另一个自旋MOS晶体管为高电阻状态。例如，下述说明中，设定为自旋MOS 晶体管12为高电阻状态，自旋MOS晶体管16为低电阻状态。接着，参照图2说明接通电源的情况下的第一实施方式的存储器单元1的启动动作特性。将节点31的电压设为Vsp，节点32的电压设为Vg，节点33的电压设为VI，节点 34的电压设为V2。图2的横轴表示时间，纵轴表示电压。从节点31到节点32之间流动的电流具有两条电流路径，即，流过自旋MOS晶体管 12的路径和流过自旋MOS晶体管16的路径。如上所述，本实施方式中，由于设定为自旋MOS 晶体管12为高电阻状态、自旋MOS晶体管16为低电阻状态，因此，通过自旋MOS晶体管12 的路径难以流过电流，通过自旋MOS晶体管16的路径容易流过电流。图2中，将供应到节点31的电压Vsp设定为大致成为电源电压Vdd。此外，启动 时，供应到节点32的电压Vg从电源电压Vdd开始逐渐下降，并使其成为大致一定值(基准 电压GND)。而且，电压下降优选以比3X109V/s慢的速度进行。将节点32的电压Vg从开 始动作到成为大致一定值的时间设为τ 2。在使供应电压Vg下降的过程中，节点33、34的 电压V1、V2的电压差逐渐变大。将从开始动作到电压Vl和V2的电压差开始变大的时间设 为τ 1。在时间τ 2之后判断存储部10中存储的信息的状态时，节点33的电压Vl成为H 电平(高电压电平)，节点34的电压V2成为L电平(低电压电平)。即使在切断电源并再 次启动电源的情况下，该存储部10中存储的信息的状态也不变。和上述说明不同，将图1所示的自旋MOS晶体管12设定为低电阻状态，自旋MOS 晶体管16设定为高电阻状态。于是，通过和上述相同的程序进行动作的情况下，在时间τ 2 之后判断存储部10中存储的信息的状态时，节点33的电压Vl成为L电平，节点34的电压 V2成为H电平。即使在切断电源并再次启动电源的情况下，该存储部10中存储的信息的状 态也不变。这样，本实施方式的存储器单元，能够根据自旋MOS晶体管12、16的电阻状态取得 2值的存储器状态，成为2值的非易失性存储器单元。上述说明中，为了判断存储部10中存储的信息的状态，使用了如下方法，即，将节 点31的电压Vsp固定为电源电压Vdd，并使节点32的电压Vg从电源电压Vdd降低到基准 电压GND。但是，如图3所示，也可以使用如下方法，S卩，将节点32的电压Vg固定为基准电 压GND，并使节点31的电压Vsp从基准电压GND上升到电源电压Vdd。在这种情况下，电压 上升也优选以比3X109V/s慢的速度进行。本实施方式的存储器单元和比较例的存储器单元的电源启动时的模拟结果分别 如图4(a)、4(b)所示。如图5所示，该比较例的存储器单元具有如下结构将本实施方式的 存储器单元1中的η沟道自旋MOS晶体管12、16更换为通常的η沟道MOS晶体管13、17， 并且，在MOS晶体管13和节点32之间设有MTJ元件14，在MOS晶体管17和节点32之间 设有MTJ元件18。而且，MOS晶体管13、17具有大致相同的电性能，MTJ元件14、18具有大 致相同的电性能。由图4(a)、4(b)可知，本实施方式与比较例相比，电压差开始变大的时间 τ 1小，因此，成为存储部10中存储的信息的状态更快地稳定，且相对于元件的特性偏差和 电噪声而稳定的非易失性存储器电路。本实施方式中，通过自旋注入磁化反转(Spin torque transfer switching)决定 自旋MOS晶体管12、16的电阻状态，因此，自旋MOS晶体管12、16中，流过大于等于能够使 自由层的磁化反转的电流(磁化反转电流)的电流。用于实现低电阻状态的磁化反转电流 的方向和用于实现高电阻状态的磁化反转电流的方向相反。因此，自旋MOS晶体管12、16中需要流过两个方向的电流。通常的MOS晶体管中，电流流动的方向仅为一个方向，而本实 施方式的非易失性存储器电路中，能够在自旋MOS晶体管12、16中流过两个方向的电流。接着，参照图6所说明本实施方式的存储器单元1的写入方法。图6表示用于使自旋MOS晶体管12和自旋MOS晶体管16自旋注入磁化反转的波 形图。图6中，将图2所示的节点51的电压设为VbitlJffA 52的电压设为Vbit2，将节 点32的电压设为Vg，将流过自旋MOS晶体管12的电流设为II，将流过自旋MOS晶体管16 的电流设为12。而且，电流Il和电流12分别以电流从自旋MOS晶体管流向节点32的方向 为正。图6的横轴表示时间，纵轴表示各电压。在节点41上施加电源电压Vdd，节点51的电压Vbitl和节点32的电压Vg最初为 基准电压GND，节点52的电压Vbit2为电源电压Vdd。于是，节点34的电压V2为电源电压 Vdd，节点33的电压Vl为基准电压GND，并保持稳定。然后，如图6所示，使节点51的电压Vbitl为电源电压Vdd(时刻tl)。于是，电 流Il从节点51通过传输晶体管21和自旋MOS晶体管12流向节点32，电源电压Vdd被串 联施加到传输晶体管21和自旋MOS晶体管12。如图7所示，节点33的电压Vl由传输晶 体管21和自旋MOS晶体管12的Ids-Vds特性决定。因此，节点33的电压Vl成为与自旋 MOS晶体管16的阈值电压Vth相比更小的电压。这里，Ids表示MOS晶体管的源极-漏极 间的电流，Vds表示MOS晶体管的源极-漏极间的电压。电压Vl成为与自旋MOS晶体管16 的阈值电压Vth相比更小的电压，且节点33被连接到自旋MOS晶体管16的栅极，因此，自 旋MOS晶体管16成为OFF (截止)状态，节点34的电压V2接近电源电压Vdd，被维持在高 电压。这时，被施加到ρ沟道MOS晶体管11的栅极的电压V2接近电源电压Vdd并被维持 在高电压，因此，P沟道MOS晶体管15中几乎不流过电流。接着，使节点52的电压Vbit2为基准电压GND(图6的时刻U)。于是，自旋MOS 晶体管12中不流过电流。然后，使节点32的电压Vg为电源电压Vdd(图6的时刻t3)。于 是，负的电流12从节点32通过自旋MOS晶体管16和传输晶体管22流向节点52。然后，使 节点32的电压Vg为基准电压GND (图6的时刻t4)。于是，自旋MOS晶体管16中不流过电流。通过上述方法，自旋MOS晶体管12中可以流过正的电流12，自旋MOS晶体管16中 可以流过负的电流12，因此，可以通过自旋注入磁化反转来决定自旋MOS晶体管12、16的电 阻状态，即，可以进行写入。而且，将施加的电压更换为图6中的电压Vbitl和电压Vbit2 时，自旋MOS晶体管12中可以流过负的电流II，自旋MOS晶体管16中可以流过正的电流 12。如上所述，本实施方式中，η沟道自旋MOS晶体管12和η沟道自旋MOS晶体管16 中可以流过反方向的磁化反转电流，因此，可以使自旋MOS晶体管12和自旋MOS晶体管16 的电阻状态互补。本实施方式中，如图6所示，η沟道自旋MOS晶体管16中开始流过自旋注入电流 时，过渡性地流过绝对值较大的负电流。自旋注入磁化反转中，在从磁化固定层向自由层流 过自旋注入电流的方向上，需要较大的磁化反转电流，因此，更希望如下构成自旋MOS晶体 管，即，源电极的铁磁性层成为磁化固定层，漏电极的铁磁性层成为自由层。上述写入方法中，施加到各节点的电压使用电源电压Vdd和基准电压GND，而流过自旋注入电流。该方法中，由于流过较大的电流，因此，可以不用准备电压不同的电源，成为 电源电路小，趋向高集成化的方法。 虽然上述写入方法中使用了电源电压Vdd，但是，也可以将比电源电压Vdd高的电 压施加到节点51、52、32。另外，虽然上述写入方法中使用了基准电压GND，但是，也可以将 比基准电压GND低的电压施加到节点51、52、32。另外，虽然上述写入方法中先进行在自旋MOS晶体管12中流过正的电流的程序， 但是，也可以如图8所示先进行流过负的电流的程序。即，在节点41上施加电源电压Vdd， 使节点51的电压Vbitl为电源电压Vdd，使节点52的电压Vbit2为基准电压GND。在该状 态下，使节点32的电压Vg为电源电压Vdd时(图8的时刻tl)，负的电流12从节点32通 过自旋MOS晶体管16和传输晶体管22流向节点52。然后，使节点32的电压Vg为基准电 压GND时(图8的时刻t2)，自旋MOS晶体管16中不流过电流12。接着，使节点51的电压 Vbitl为基准电压GND、使节点52的电压Vbit2为电源电压Vdd后，使节点51的电压Vbi11 为电源电压Vdd时(图8的时刻t3)，正的电流Il通过节点51、传输晶体管21和自旋MOS 晶体管12流向节点32。通过使节点51的电压Vbitl为基准电压GND，该电流Il不流动。如上所述，根据第一实施方式，使用自旋MOS晶体管作为非易失性存储器元件，因 此，和使用MTJ元件的情况不同，可以抑制动作余量的降低，并且可以抑制由MOS晶体管的 电阻值的偏差引起的误动作。另外，根据第一实施方式，通过由相同工艺制作自旋MOS晶体管，能够使电性能的 偏差非常小，因此可以得到高成品率的非易失性存储器电路。(第二实施方式)下面，本发明的第二实施方式的非易失性存储器电路如图9所示。第二实施方式 的非易失性存储器电路具有存储器单元1A。该存储器单元IA的结构为在图1所示的第一 实施方式的存储器单元1中，将存储部10更换为存储部10A，并且，将由η沟道MOS晶体管 构成的传输晶体管21、22更换为由ρ沟道MOS晶体管构成的传输晶体管21Α、22Α。存储部 IOA的结构为在第一实施方式的存储部10中，将ρ沟道MOS晶体管11、15更换为ρ沟道 自旋MOS晶体管11Α、15Α，并且，将η沟道自旋MOS晶体管12、16更换为η沟道MOS晶体管 12Α、16Α。ρ沟道自旋MOS晶体管11Α、15Α具有大致相同的电性能，η沟道MOS晶体管12Α、 16Α具有大致相同的电性能。另外，传输晶体管21Α、22Α具有大致相同的电性能。第二实施方式中，和第一实施方式相同，自旋MOS晶体管11A和自旋MOS晶体管 15Α被设定为，一个为低电阻状态，另一个为高电阻状态。例如，在电源启动过程中，将自旋 MOS晶体管11A设定为低电阻状态，将自旋MOS晶体管15Α设定为高电阻状态。此外，以和 图2所示情况相同的方法施加电压。即，使节点31、32的电压Vsp、Vg为电源电压Vdd，然 后，将节点31的电压Vsp逐渐降低到基准电压GND。在时间τ 2之后判断存储部10A中存 储的信息的状态时，节点33的电压Vl成为H电平，节点34的电压V2成为L电平。即使在 切断电源并再次启动电源的情况下，该存储部10A中存储的信息的状态也不变。而且，将自旋MOS晶体管IlA设定为高电阻状态，将自旋MOS晶体管15Α设定为低 电阻状态，并通过和图3所示的情况相同的方法进行动作的情况下，在时间τ 2之后进行判 断时，节点33的电压Vl成为L电平，节点34的电压V2成为H电平。即使在切断电源并再 次启动电源的情况下，该存储部IOA中存储的信息的状态也不变。
这样，第二实施方式的存储器单元1A，能够根据自旋MOS晶体管11A、15A的电阻状 态取得2值的存储器状态，成为2值的非易失性存储器单元。上述说明中，为了判断存储部IOA中存储的信息的状态，使用了如下方法，S卩，将 节点31的电压Vsp固定为电源电压Vdd，并使节点32的电压Vg从电源电压Vdd降低到基 准电压GND。但是，如图3所示，也可以使用如下方法，S卩，将节点32的电压Vg固定为基准 电压GND，并使节点31的电压Vsp从基准电压GND上升到电源电压Vdd。第二实施方式中，和第一实施方式相同，也使用了即使供应的电压较低、电阻状态 也会产生变化的自旋MOS晶体管，因此，能够缩短电压差开始变大的时间τ 1，使存储部IOA 中存储的信息的状态更快地稳定。因此，成为相对于电噪声稳定的非易失性存储器电路。接着，参照图10说明第二实施方式的存储器单元IA的写入方法。图10是说明第 二实施方式的存储器单元IA的写入方法的时序图。图10中，将流过自旋MOS晶体管IlA的电流设为13，将流过自旋MOS晶体管15Α 的电流设为14。其它附图标记和第一实施方式相同。而且，电流13和电流14分别以从节 点31流向自旋MOS晶体管11Α、15Α的方向为正。首先，在节点41上施加基准电压GND，使节点31的电压Vsp和节点51的电压 Vbitl为电源电压Vdd，使节点52的电压Vbit2为基准电压GND。于是，节点33的电压Vl 为电源电压Vdd，节点34的电压V2为基准电压GND，并保持稳定。然后，如图10所示，使节点51的电压Vbitl为基准电压GND(时刻tl)。于是，电 流13从节点31通过自旋MOS晶体管IlA和传输晶体管21A流向节点51，电源电压Vdd被 串联施加到自旋MOS晶体管IlA和传输晶体管21A。和第一实施方式相同，节点34的电压 V2成为与自旋MOS晶体管IlA的阈值电压Vth相比更小的电压，并且，节点34被连接到自 旋MOS晶体管IlA的栅极，因此，自旋MOS晶体管IlA成为ON (导通)状态，节点34的电压 V2接近基准电压GND，被维持在低电压。这时，被施加到η沟道MOS晶体管12Α的栅极的电 压V2接近基准电压GND并被维持在低电压，因此，η沟道MOS晶体管12Α中几乎不流过电 流。接着，使节点52的电压Vbit2为电源电压Vdd(图10的时刻t2)。于是，自旋MOS 晶体管IlA中不流过电流。然后，使节点31的电压Vsp为基准电压GND(图10的时刻t3)。 于是，负的电流14从节点52通过传输晶体管22k和自旋MOS晶体管15A流向节点31。然 后，使节点31的电压Vsp为电源电压Vdd(图10的时刻t4)。于是，自旋MOS晶体管15A中 不流过电流。通过上述写入方法，自旋MOS晶体管IlA中可以流过正的电流13，自旋MOS晶体管 15A中可以流过负的电流14，因此，可以通过自旋注入磁化反转来决定自旋MOS晶体管11A、 15A的电阻状态，S卩，可以进行写入。而且，更换图10中的节点51的电压Vbitl和节点52 的电压Vbit2时，自旋MOS晶体管IlA中可以流过负的电流，自旋MOS晶体管15A中可以流 过正的电流。如上所述，第二实施方式中，自旋MOS晶体管IlA和自旋MOS晶体管15A中可以流 过反方向的自旋注入磁化反转电流，因此，可以使自旋MOS晶体管IlA和自旋MOS晶体管 15A的电阻状态互补。虽然上述写入方法中使用了电源电压Vdd，但是，也可以将比电源电压Vdd高的电压施加到节点51、52、31。另外，虽然上述写入方法中使用了基准电压GND，但是，也可以将 比基准电压GND低的电压施加到节点51、52、31。另外，虽然上述写入方法中先进行在自旋MOS晶体管IlA中流过正的电流的程序， 但是，也可以先进行流过负的电流的程序。如上所述，根据第二实施方式，使用自旋MOS晶体管作为非易失性存储器元件，因 此，和使用MTJ元件的情况不同，可以抑制动作余量的降低，并且可以抑制由MOS晶体管的 电阻值的偏差引起的误动作。另外，根据第二实施方式，通过由相同工艺制作自旋MOS晶体管，能够使电性能的 偏差非常小，因此可以得到高成品率的非易失性存储器电路。(第三实施方式)下面，本发明的第三实施方式的非易失性存储器电路如图11所示。第三实施方式 的非易失性存储器电路具有存储器单元1B。该存储器单元IB的结构为在图1所示的第一 实施方式的非易失性存储器单元1中，将存储部10更换为存储部10B，并且，将由η沟道MOS 晶体管构成的传输晶体管21、22更换为由η沟道自旋MOS晶体管构成的传输晶体管21Β、 22Β。存储部IOB的结构为在第一实施方式的存储部10中，将η沟道自旋MOS晶体管12、 16更换为η沟道MOS晶体管12Α、16Α。η沟道自旋MOS晶体管21Β、22Β具有大致相同的电 性能，η沟道MOS晶体管12Α、16Α具有大致相同的电性能。第三实施方式中，自旋MOS晶体管21Β和自旋MOS晶体管22Β被设定为一个为低 电阻状态，另一个为高电阻状态。接着，对第三实施方式中的电源的启动动作进行说明。首先，使节点41的电压为 电源电压Vdd，使节点51的电压Vbitl和节点52的电压Vbit2为基准电压GND。然后，和图3所示情况相同，将节点32的电压Vg固定为基准电压GND，使节点31 的电压Vsp从基准电压GND上升到电源电压Vdd。在将自旋MOS晶体管21B设定为高电阻 状态，将自旋MOS晶体管22B设定为低电阻状态的情况下，和第一实施方式的图3所示情况 相同，节点33的电压Vl和节点34的电压V2的电压差逐渐变大。在时间τ2之后判断时， 节点33的电压Vl成为H电平，节点34的电压V2成为L电平。即使在切断电源并再次启 动电源的情况下，该存储器状态也不变。而且，在将自旋MOS晶体管21Β设定为低电阻状态，将自旋MOS晶体管22Β设定为 高电阻状态，并通过和上述相同的程序进行动作的情况下，在时间τ 2之后进行判断时，节 点33的电压Vl成为L电平，节点34的电压V2成为H电平。即使在切断电源并再次启动 电源的情况下，该存储器状态也不变。这样，第三实施方式的非易失性存储器电路，能够根据自旋MOS晶体管21Β、22Β的 电阻状态取得2值的存储器状态，成为2值的非易失性存储器电路。即，该第三实施方式中， 由自旋MOS晶体管构成的传输晶体管21Β、22Β也和存储部IOB —同起到存储器的作用。第三实施方式中，和第一实施方式相同，也使用了即使供应的电压较低、电阻状态 也会变化的自旋MOS晶体管，因此，能够缩短电压差开始变大的时间τ 1，使非易失性存储 器电路的存储器状态更快地稳定。因此，成为相对于电噪声稳定的非易失性存储器电路。接着，参照图12说明第三实施方式的存储器单元IB的写入方法。图12是说明第 三实施方式的存储器单元IB的写入方法的时序图。
图11中，将流过自旋MOS晶体管21B的电流设为15，将流过自旋MOS晶体管22B 的电流设为16。其它附图标记和第一实施方式相同。而且，电流15以从节点51通过自旋 MOS晶体管21B流向节点33的方向为正，电流16以从节点52通过自旋MOS晶体管22B流 向节点；34的方向为正。首先，使节点41的电压为电源电压Vdd，使节点31的电压Vsp为电源电压Vdd，使 节点32的电压Vg为基准电压GND。然后，使节点51的电压Vbitl为基准电压GND，使节点 52的电压Vbit2为电源电压Vdd(参见图12)。在该状态下，自旋MOS晶体管21B、22B为ON 状态。另外，由于节点33为低电压，节点34为高电压，因此，ρ沟道MOS晶体管11成为OFF 状态，η沟道MOS晶体管12Α成为ON状态，ρ沟道MOS晶体管15成为ON状态，η沟道MOS 晶体管16Α成为OFF状态。因此，自旋MOS晶体管21B、22B中不流过电流。接着，使节点51 的电压Vbitl上升到电源电压Vdd时，正的电流15从节点51通过自旋MOS晶体管21B和 η沟道MOS晶体管12Α流向节点32 (图12的时刻tl)。这时，和第一实施方式中说明的相 同，节点33的电压Vl比η沟道MOS晶体管16Α的阈值电压低，η沟道MOS晶体管16Α维持 OFF状态，MOS晶体管16A和自旋MOS晶体管22B中不流过电流。而且，该第三实施方式中， 更换了图7所示的MOS晶体管和自旋MOS晶体管的Ids-Vds特性。S卩，图7所示的上方的 曲线表示MOS晶体管12A的特性，下方的曲线表示自旋MOS晶体管21B的特性。然后，使节 点51的电压Vbitl降低到基准电压GND时，自旋MOS晶体管2IB中不流过电流(图12的 时刻t2)。这时，ρ沟道MOS晶体管11和η沟道MOS晶体管16Α维持OFF状态，ρ沟道MOS 晶体管15和η沟道MOS晶体管12Α维持ON状态。在该状态下，使节点52的电压Vbit2降 低到基准电压GND时，负的电流16从节点31通过ρ沟道MOS晶体管15和自旋MOS晶体管 22B流向节点52 (图12的时刻t3)。这时，节点33的电压Vl成为接近基准电压GND的电 压，η沟道MOS晶体管16Α为OFF状态，η沟道MOS晶体管16Α中不流过电流。另外，ρ沟道 MOS晶体管15为ON状态，因此，节点34的电压V2成为接近电源电压Vdd的电压，ρ沟道 MOS晶体管11为OFF状态，η沟道MOS晶体管12Α中不流过电流。然后，使节点52的电压 Vbit2上升到电源电压Vdd时，自旋MOS晶体管22B中不流过电流(图12的时刻t4)。通过这种写入方法，自旋MOS晶体管21B中可以流过正的电流15，自旋MOS晶体管 22B中可以流过负的电流16，可以进行写入。而且，更换图12中的节点51的电压Vbitl和 节点52的电压Vbit2时，自旋MOS晶体管21B中可以流过负的电流，自旋MOS晶体管22B 中可以流过正的电流。如上所述，第三实施方式中，自旋MOS晶体管21B和自旋MOS晶体管22B中可以流 过反方向的自旋注入磁化反转电流，因此，可以使自旋MOS晶体管21B和自旋MOS晶体管 22B的电阻状态互补。而且，虽然第三实施方式的写入方法中，在节点51、节点52及节点31中施加了电 源电压Vdd，但是，也可以施加比电源电压Vdd高的电压。另外，虽然第三实施方式的写入 方法中，在节点51、节点52及节点32中施加了基准电压GND，但是，也可以施加比基准电压 GND低的电压。另外，虽然上述写入方法中先进行了在自旋MOS晶体管21B中流过正的电流的程 序，但是，也可以先进行在自旋MOS晶体管22B中流过负的电流的程序。如上所述，根据第三实施方式，使用自旋MOS晶体管作为非易失性存储器元件，因此，和使用MTJ元件的情况不同，可以抑制动作余量的降低，并且可以抑制由MOS晶体管的 电阻值的偏差引起的误动作。另外，根据第三实施方式，自旋MOS晶体管位于反相环路的外侧，因此，可以进一 步减少降低存储器的动作余量的因素，容易地得到大的动作余量。另外，根据第三实施方式，通过由相同工艺制作自旋MOS晶体管21B、22B，电性能 的偏差非常小，因此可以得到高成品率的非易失性存储器电路。(第四实施方式)下面，本发明的第四实施方式的非易失性存储器电路如图13所示。第四实施方式 的非易失性存储器电路具有存储器单元1C。该存储器单元IC的结构为在图11所示的第 三实施方式的存储器单元IB中，将由η沟道自旋MOS晶体管构成的传输晶体管21Β、22Β更 换为由P沟道自旋MOS晶体管构成的传输晶体管21C、22C。ρ沟道自旋MOS晶体管21C、22C 具有大致相同的电性能。而且，第四实施方式中，自旋MOS晶体管21C和自旋MOS晶体管22C被设定为一 个为低电阻状态，另一个为高电阻状态。接着，对第四实施方式的存储器单元IC中的电源的启动动作进行说明。首先，使 节点41的电压为基准电压GND。接着，使节点51的电压Vbitl和节点52的电压Vbit2为 电源电压Vdd。如图2所示，将节点31的电压Vsp固定为电源电压Vdd，使节点32的电压 Vg从电源电压Vdd降低到基准电压GND。在第四实施方式中，在将自旋MOS晶体管21C设定为低电阻状态，将自旋MOS晶体 管22C设定为高电阻状态的情况下，和图2所示情况相同，节点33的电压Vl和节点34的 电压V2的电压差逐渐变大。在时间τ 2之后进行判断时，节点33的电压Vl成为H电平， 节点34的电压V2成为L电平。即使在切断电源并再次启动电源的情况下，该存储器状态 也不变。另外，在第四实施方式中，在将自旋MOS晶体管21C设定为高电阻状态，将自旋MOS 晶体管22C设定为低电阻状态，并通过和图2所示情况相同的程序进行动作的情况下，在时 间τ 2之后进行判断时，节点33的电压Vl成为L电平，节点34的电压V2成为H电平。即 使在切断电源并再次启动电源的情况下，该存储器状态也不变。这样，第四实施方式的存储器单元1C，能够根据自旋MOS晶体管21C、22C的电阻状 态取得2值的存储器状态，成为2值的非易失性存储器单元。即，该第四实施方式中，由自 旋MOS晶体管构成的传输晶体管21C、22C也和存储部IOB —同起到存储器的作用。另外，根据第四实施方式，使用了即使供应的电压较低电阻状态也会变化的自旋 MOS晶体管，因此能够减少电压差开始变大的时间τ 1，使存储器状态更快地稳定。因此，成 为相对于电噪声稳定的非易失性存储器电路。接着，参照图14说明第四实施方式的存储器单元IC的写入方法。图14是说明第 四实施方式的存储器单元IC的写入方法的时序图。图13中，将流过自旋MOS晶体管21C的电流设为17，将流过自旋MOS晶体管22C 的电流设为18。其它附图标记和第一实施方式相同。而且，电流17以从节点33通过自旋 MOS晶体管21C流向节点51的方向为正，电流18以从节点34通过自旋MOS晶体管22C流 向节点52的方向为正。
首先，使节点41的电压为基准电压GND，使节点31的电压Vsp为电源电压Vdd，使 节点32的电压Vg为基准电压GND。然后，使节点51的电压Vbitl为电源电压Vdd，使节点 52的电压Vbit2为基准电压GND(参见图14)。接着，使节点51的电压Vbitl降低到基准 电压GND时，正的电流17从节点31通过ρ沟道MOS晶体管11和自旋MOS晶体管2IC流向 节点51 (图14的时刻tl)。这时，节点34的电压V2变低，MOS晶体管12A成为OFF状态， MOS晶体管12A中不流过电流。另外，节点33的电压Vl成为接近电源电压Vdd的高电压， 因此，P沟道MOS晶体管15成为OFF状态，ρ沟道MOS晶体管15中几乎不流过电流。然后， 使节点51的电压Vbitl上升到电源电压Vdd时，自旋MOS晶体管21C中不流过电流(图 14的时刻t2)。接着，使节点52的电压Vbit2上升到电源电压Vdd时，负的电流18从节点 52通过自旋MOS晶体管22C和η沟道MOS晶体管16Α流向节点32 (图14的时刻t3)。这 时，节点33的电压Vl成为接近电源电压Vdd的高电压，MOS晶体管15为OFF状态，MOS晶 体管15中不流过电流。另外，节点34的电压V2成为比MOS晶体管12A的阈值电压低的电 压，因此，η沟道MOS晶体管12Α中几乎不流过电流。然后，使节点52的电压Vbit2下降到 基准电压GND时，自旋MOS晶体管22C中不流过电流(图14的时刻t4)。这样，按照图14所示的程序向节点51和节点52中施加高电压和低电压，即电压 Vbitl和电压Vbit2，由此，自旋MOS晶体管21C中可以流过正的电流17，自旋MOS晶体管 22C中可以流过负的电流18，可以写入信息。而且，更换图14中的节点51的电压Vbitl和 节点52的电压Vbit2时，自旋MOS晶体管21C中可以流过负的电流，自旋MOS晶体管22C 中可以流过正的电流。虽然第四实施方式的写入方法中，在节点51、52及节点31中施加了电源电压Vdd， 但是，也可以施加比电源电压Vdd高的电压。另外，虽然第四实施方式的写入方法中，在节点51、52及节点32中施加了基准电 压GND，但是，也可以施加比基准电压GND低的电压。另外，虽然上述写入方法中先进行了在自旋MOS晶体管21C或自旋MOS晶体管22C 中流过正的电流的程序，但是，也可以先进行流过负的电流的程序。另外，在第四实施方式中，自旋MOS晶体管21C和自旋MOS晶体管22C中可以流过 反方向的磁化反转电流，因此，可以使自旋MOS晶体管21C和自旋MOS晶体管22C的电阻状 态互补。如上所述，根据第四实施方式，使用自旋MOS晶体管作为非易失性存储器元件，因 此，和使用MTJ元件的情况不同，可以抑制动作余量的降低，并且可以抑制由MOS晶体管的 电阻值的偏差引起的误动作。另外，根据第四实施方式，自旋MOS晶体管21C、22C位于反相环路的外侧，因此，可 以进一步减少降低存储器的动作余量的因素，容易地得到大的动作余量。另外，根据第四实施方式，通过由相同工艺制作自旋MOS晶体管21C、22C，使电性 能的偏差非常小，可以得到高成品率的非易失性存储器电路。(第五实施方式)下面，本发明的第五实施方式的非易失性存储器电路如图15所示。第五实施方式 的非易失性存储器电路具有矩阵状排列的多个存储器单元1、字线WL、位线BL1、BL2、解码 电路 101、102、驱动电路 201 和吸收电路(sinker circuit or sink circuit) 202。存储器单元1的结构和第一至第四实施方式任意其一的非易失性存储器电路的存储器单元相同。 字线WL对应各行设置，并被连接到对应的行的存储器单元1的节点41和解码电路101、102 上。位线BL1、BL2对应各列设置，并被分别连接到对应的列的存储器单元1的节点51、52 上。解码电路101、102通过选择字线WL来进行矩阵状排列的多个存储器单元的行的 选择。另外，为了对存储器单元1进行写入及读出，解码电路101中，相对各行设置两个选 择晶体管111、113，解码电路102中，相对各行设置两个选择晶体管112、114。选择晶体管 111的栅极被连接到解码电路101，漏极被连接到电源电压Vdd，源极被连接到对应的行的 存储器单元1的节点31。选择晶体管113的栅极被连接到解码电路101，源极被连接到基 准电压GND，漏极被连接到对应的行的存储器单元1的节点32。选择晶体管112的栅极被 连接到解码电路102，源极被连接到基准电压GND，漏极被连接到对应的行的存储器单元1 的节点31。选择晶体管114的栅极被连接到解码电路102，漏极被连接到电源电压Vdd，源 极被连接到对应的行的存储器单元1的节点32。即，选择晶体管111和选择晶体管112分 别由解码电路101和解码电路102来选择，选择晶体管113和选择晶体管114分别由解码 电路101和解码电路102来选择。驱动电路201和吸收电路202选择矩阵状排列的多个存储器单元1的列，并在选 择的列的位线BL1、BL2中流过电流。因此，驱动电路201中，与各列对应设置两个选择晶体 管211、213，吸收电路202中，与各列对应设置两个选择晶体管212、214。选择晶体管211的 栅极被连接到驱动电路201，漏极被施加高电压(例如，电源电压Vdd以上)，源极被连接到 对应的列的位线BL1。选择晶体管213的栅极被连接到驱动电路201，漏极被施加高电压， 源极被连接到对应的列的位线BL2。另外，选择晶体管212的栅极被连接到吸收电路202， 源极被施加低电压(例如，基准电压GND以下)，漏极被连接到对应的列的位线BL1。选择 晶体管214的栅极被连接到吸收电路202，源极被施加低电压，漏极被连接到对应的列的位 线 BL2。这些选择晶体管111、112、113、114、211、212、213、214相对于多个存储器单元1占
有非常小的面积。而且，图15中，可以施加高电压和低电压，而将高电压设为电源电压Vdd，将低电 压设为基准电压GND时，面积变小，因此是优选的。根据第五实施方式，无需在存储器单元内增加晶体管数即可构成非易失性存储器 电路，因此能够得到高集成化的非易失性存储器电路。如上所述，根据第一至第五实施方式的每一个的非易失性存储器电路，存储器单 元中使用自旋MOS晶体管，而自旋MOS晶体管具有非易失性存储器功能，因此，不进行读出 动作或写入动作时，可以切断电源。因此，可以实现低消耗电力的存储器电路。另外，存储 器具有非易失性，因此具有每次接通电源时不需要向存储器单元写入的优点。由于是非易 失性存储器，因此，具有即使突然切断电源，存储器信息也不会消失的优点。另外，由于即使 突然切断电源也能维持存储器信息，因此不需要备份用的存储器，可以缩小系统整体。由此，各实施方式的非易失性存储器电路可以用于逻辑存储器(logic-in memory)，而该逻辑存储器可以用于易失性存储器的备份。另外，各实施方式的非易失性存储器电路可以用于使用了电源门控技术的电路的
17存储器。 另外，各实施方式的非易失性存储器电路可以用作FPGA(FieldProgrammalbe Gate Array 现场可编程门阵列)的配置存储器。
权利要求
1.一种非易失性存储器电路，其特征在于，其具备第一 ρ沟道MOS晶体管，具有作为源极和漏极中的一个的第一电极和作为另一个的第 二电极，所述第一电极被连接到第一布线；第二 ρ沟道MOS晶体管，具有作为源极和漏极中的一个的第三电极和作为另一个的第 四电极，所述第三电极被连接到所述第一布线，所述第四电极被连接到所述第一 P沟道MOS 晶体管的栅极，该第二 P沟道MOS晶体管的栅极被连接到所述第一 ρ沟道MOS晶体管的所 述第二电极；第一 η沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第五电极和作为另一个 的第六电极，所述第五电极被连接到第二布线，所述第六电极被连接到所述第一 P沟道MOS 晶体管的所述第二电极，该第一 η沟道自旋MOS晶体管的栅极被连接到所述第二 ρ沟道MOS 晶体管的所述第四电极；第二 η沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第七电极和作为另一个 的第八电极，所述第七电极被连接到所述第二布线，所述第八电极被连接到所述第二 P沟 道MOS晶体管的所述第四电极，该第二 η沟道自旋MOS晶体管的栅极被连接到所述第一 ρ 沟道MOS晶体管的所述第二电极；第一 η沟道MOS晶体管，具有作为源极和漏极中的一个的第九电极和作为另一个的第 十电极，所述第九电极被连接到所述第一 P沟道MOS晶体管的所述第二电极，所述第十电极 被连接到第三布线，该第一 η沟道MOS晶体管的栅极被连接到第四布线；以及第二 η沟道MOS晶体管，具有作为源极和漏极中的一个的第十一电极和作为另一个的 第十二电极，所述第十一电极被连接到所述第二 P沟道MOS晶体管的所述第四电极，所述第 十二电极被连接到第五布线，该第二 η沟道MOS晶体管的栅极被连接到所述第四布线。
2.根据权利要求1所述的非易失性存储器电路，其特征在于在将所述第一布线的电压设定为H电平，将所述第二布线的电压设定为L电平，将所述 第四布线的电压设定为H电平，并使施加到所述第三和第五布线中的一条布线上的电压为 H电平，使施加到另一条布线上的电压为L电平后，通过使所述一条布线的电压为L电平或 者使所述另一条布线的电压为H电平，在所述第一和第二 η沟道自旋MOS晶体管的一个中 流过电流，来向所述一个η沟道自旋MOS晶体管进行写入。
3.根据权利要求1所述的非易失性存储器电路，其特征在于在将所述第一布线的电压设定为H电平，将所述第二布线的电压设定为L电平，将所述 第四布线的电压设定为H电平，并使施加到所述第三和第五布线中的一条布线上的电压为 H电平，使施加到另一条布线上的电压为L电平后，通过使所述第二布线的电压为H电平，在 所述第一和第二 η沟道自旋MOS晶体管的一个中流过电流，来向所述一个η沟道自旋MOS 晶体管进行写入。
4.一种非易失性存储器电路，其特征在于，其具备第一 P沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第一电极和作为另一个 的第二电极，所述第一电极被连接到第一布线；第二 P沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第三电极和作为另一个 的第四电极，所述第三电极被连接到所述第一布线，所述第四电极被连接到所述第一 P沟 道自旋MOS晶体管的栅极，该第二 ρ沟道自旋MOS晶体管的栅极被连接到所述第一 ρ沟道自旋MOS晶体管的所述第二电极；第一 η沟道MOS晶体管，具有作为源极和漏极中的一个的第五电极和作为另一个的第 六电极，所述第五电极被连接到第二布线，所述第六电极被连接到所述第一 P沟道自旋MOS 晶体管的所述第二电极，该第一 η沟道MOS晶体管的栅极被连接到所述第二 ρ沟道自旋MOS 晶体管的所述第四电极；第二 η沟道MOS晶体管，具有作为源极和漏极中的一个的第七电极和作为另一个的第 八电极，所述第七电极被连接到所述第二布线，所述第八电极被连接到所述第二 P沟道自 旋MOS晶体管的所述第四电极，该第二 η沟道MOS晶体管的栅极被连接到所述第一 ρ沟道 自旋MOS晶体管的所述第二电极；第一 ρ沟道MOS晶体管，具有作为源极和漏极中的一个的第九电极和作为另一个的第 十电极，所述第九电极被连接到所述第一 P沟道自旋MOS晶体管的所述第二电极，所述第十 电极被连接到第三布线，该第一 P沟道MOS晶体管的栅极被连接到第四布线；以及第二 P沟道MOS晶体管，具有作为源极和漏极中的一个的第十一电极和作为另一个的 第十二电极，所述第十一电极被连接到所述第二 P沟道自旋MOS晶体管的所述第四电极，所 述第十二电极被连接到第五布线，该第二 P沟道MOS晶体管的栅极被连接到所述第四布线。
5.根据权利要求4所述的非易失性存储器电路，其特征在于在将所述第一布线的电压设定为H电平，将所述第二布线的电压设定为L电平，将所述 第四布线的电压设定为L电平，并使施加到所述第三和第五布线中的一条布线上的电压为 H电平，使施加到另一条布线上的电压为L电平后，通过使所述一条布线的电压为L电平，在 所述第一和第二 P沟道自旋MOS晶体管的一个中流过电流，来向所述一个ρ沟道自旋MOS 晶体管进行写入。
6.根据权利要求4所述的非易失性存储器电路，其特征在于在将所述第一布线的电压设定为H电平，将所述第二布线的电压设定为L电平，将所述 第四布线的电压设定为L电平，并使施加到所述第三和第五布线中的一条布线上的电压为 H电平，使施加到另一条布线上的电压为L电平后，通过使所述第一布线的电压为L电平，在 所述第一和第二 P沟道自旋MOS晶体管的一个中流过电流，来向所述一个ρ沟道自旋MOS 晶体管进行写入。
7.一种非易失性存储器电路，其特征在于，其具备第一 ρ沟道MOS晶体管，具有作为源极和漏极中的一个的第一电极和作为另一个的第 二电极，所述第一电极被连接到第一布线；第二 P沟道MOS晶体管，具有作为源极和漏极中的一个的第三电极和作为另一个的第 四电极，所述第三电极被连接到所述第一布线，所述第四电极被连接到所述第一 P沟道MOS 晶体管的栅极，该第二 P沟道MOS晶体管的栅极被连接到所述第一 ρ沟道MOS晶体管的所 述第二电极；第一 η沟道MOS晶体管，具有作为源极和漏极中的一个的第五电极和作为另一个的第 六电极，所述第五电极被连接到第二布线，所述第六电极被连接到所述第一 P沟道MOS晶体 管的所述第二电极，该第一 η沟道MOS晶体管的栅极被连接到所述第二 ρ沟道MOS晶体管 的所述第四电极；第二 η沟道MOS晶体管，具有作为源极和漏极中的一个的第七电极和作为另一个的第八电极，所述第七电极被连接到所述第二布线，所述第八电极被连接到所述第二 P沟道MOS 晶体管的所述第四电极，该第二 η沟道MOS晶体管的栅极被连接到所述第一 ρ沟道MOS晶 体管的所述第二电极；第一 η沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第九电极和作为另一个 的第十电极，所述第九电极被连接到所述第一 P沟道MOS晶体管的所述第二电极，所述第十 电极被连接到第三布线，该第一 η沟道自旋MOS晶体管的栅极被连接到第四布线；以及第二 η沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第十一电极和作为另一 个的第十二电极，所述第十一电极被连接到所述第二 P沟道MOS晶体管的所述第四电极，所 述第十二电极被连接到第五布线，该第二 η沟道自旋MOS晶体管的栅极被连接到所述第四 布线。
8.根据权利要求7所述的非易失性存储器电路，其特征在于在将所述第一布线的电压设定为H电平，将所述第二布线的电压设定为L电平，将所述 第四布线的电压设定为H电平，并使施加到所述第三和第五布线中的一条布线上的电压为 H电平，使施加到另一条布线上的电压为L电平后，通过使所述一条布线的电压为L电平或 者使所述另一条布线的电压为H电平，在所述第一和第二 η沟道自旋MOS晶体管的一个中 流过电流，来向所述一个η沟道自旋MOS晶体管进行写入。
9.一种非易失性存储器电路，其特征在于，其具备第一 ρ沟道MOS晶体管，具有作为源极和漏极中的一个的第一电极和作为另一个的第 二电极，所述第一电极被连接到第一布线；第二 P沟道MOS晶体管，具有作为源极和漏极中的一个的第三电极和作为另一个的第 四电极，所述第三电极被连接到所述第一布线，所述第四电极被连接到所述第一 P沟道MOS 晶体管的栅极，该第二 P沟道MOS晶体管的栅极被连接到所述第一 ρ沟道MOS晶体管的所 述第二电极；第一 η沟道MOS晶体管，具有作为源极和漏极中的一个的第五电极和作为另一个的第 六电极，所述第五电极被连接到第二布线，所述第六电极被连接到所述第一 P沟道MOS晶体 管的所述第二电极，该第一 η沟道MOS晶体管的栅极被连接到所述第二 ρ沟道MOS晶体管 的所述第四电极；第二 η沟道MOS晶体管，具有作为源极和漏极中的一个的第七电极和作为另一个的第 八电极，所述第七电极被连接到所述第二布线，所述第八电极被连接到所述第二 P沟道MOS 晶体管的所述第四电极，该第二 η沟道MOS晶体管的栅极被连接到所述第一 ρ沟道MOS晶 体管的所述第二电极；第一 P沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第九电极和作为另一个 的第十电极，所述第九电极被连接到所述第一P沟道MOS晶体管的所述第二电极，所述第十 电极被连接到第三布线，该第一 P沟道自旋MOS晶体管的栅极被连接到第四布线；以及第二 P沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第十一电极和作为另一 个的第十二电极，所述第十一电极被连接到所述第二P沟道MOS晶体管的所述第四电极，所 述第十二电极被连接到第五布线，该第二 P沟道自旋MOS晶体管的栅极被连接到所述第四 布线。
10.根据权利要求9所述的非易失性存储器电路，其特征在于在将所述第一布线的电压设定为H电平，将所述第二布线的电压设定为L电平，将所述 第四布线的电压设定为L电平，并使施加到所述第三和第五布线中的一条布线上的电压为 H电平，使施加到另一条布线上的电压为L电平后，通过使所述一条布线的电压为L电平或 者使所述另一条布线的电压为H电平，在所述第一和第二 p沟道自旋MOS晶体管的一个中 流过电流，来向所述一个P沟道自旋MOS晶体管进行写入。
全文摘要
本发明提供使用自旋MOS晶体管的非易失性存储器电路，其具备第一p沟道MOS晶体管，具有作为源极和漏极中的一个的第一电极和作为另一个的第二电极；第二p沟道MOS晶体管，具有作为源极和漏极中的一个的第三电极和作为另一个的第四电极；第一n沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第五电极和作为另一个的第六电极；第二n沟道自旋MOS晶体管，具有作为源极和漏极中的一个的第七电极和作为另一个的第八电极；第一n沟道MOS晶体管，具有作为源极和漏极中的一个的第九电极和作为另一个的第十电极；以及第二n沟道MOS晶体管，具有作为源极和漏极中的一个的第十一电极和作为另一个的第十二电极。
文档编号G11C11/16GK102148055SQ20101050992
公开日2011年8月10日 申请日期2010年10月14日 优先权日2010年2月8日
发明者丸龟孝生, 井口智明, 杉山英行, 棚本哲史, 石川瑞惠, 齐藤好昭 申请人:株式会社东芝