专利名称：具有熔丝电路的半导体集成电路和熔丝电路的驱动方法
技术领域：
本发明的示例性实施例涉及一种半导体集成电路设计技术，更具体而言涉及一种半导体集成电路的熔丝电路。
背景技术：
半导体集成电路包括具有相同图案的电路，并且在半导体集成电路中设置有冗余电路，使得即使一些电路因为工艺变化而未通过测试，半导体集成电路仍能够正确地运行。具体地，在半导体存储器件中，在一个芯片中集成了大量的存储器单元。如果存储器单元中有任何一个是未通过测试的存储器单元，则相应的存储器芯片就被视为是缺陷产品，不能正确运行。随着半导体集成电路高度集成，以有限的尺寸在芯片中集成了越来越多的存储器单元。就此，当任何一个单元是未通过测试的存储器单元、且整个存储器芯片被视为是缺陷产品时，要丢弃的存储器芯片的数量将显著地增多，为此，不能经济有效地批量生产半导体存储器件。为了解决此问题，现有的半导体存储器件包括熔丝电路和冗余单元阵列。熔丝电路包括多个熔丝，且每个熔丝具有金属线的形状，根据熔丝是否熔断而在修复工艺中用冗余单元替换未通过测试的存储器单元。冗余单元阵列和熔丝电路在半导体制造工艺期间形成。用冗余单元替换未通过测试的存储器单元的修复工艺被执行为利用激光束选择性地将由金属线形成的熔丝切断。即使在熔丝被熔断后，也可能出现故障，因为切断的熔丝可能由于金属离子的电学和化学迁移现象而重新连接。一般将这种故障称为强加速应力测试(HAST)故障。当用铜替代铝作为形成金属线的材料时，经常出现HAST故障。HAST故障主要发生于在高温、高电压和100 %湿度的条件下测试可靠性的时候。尽管在使用铜用于半导体集成电路的制造以实现高速操作时会出现HAST故障，但是在使用铝或其它材料的情况下也可能发生HAST故障。由于在修复工艺中HAST故障是在熔丝被熔断之后出现的，因此可能难以发现和修复HAST故障。HAST故障是使半导体集成电路的生产率和可靠性恶化的一个因素。
图1A和图1B是说明半导体集成电路的现有熔丝电路的图，其中图1A示出包括未被熔断的熔丝的半导体集成电路，而图1B示出包括被熔断的熔丝的半导体集成电路。参见图1A，半导体集成电路的现有熔丝电路包括NMOS晶体管MNO、PMOS晶体管MP0、熔丝FUSE、反相器IVO和另一个NMOS晶体管丽I。NMOS晶体管MNO具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收熔丝感测信号FSE的栅极。PMOS晶体管MPO具有与电源端子VDD连接的源极、与节点B连接的漏极、以及接收熔丝感测信号FSE的栅极。熔丝FUSE连接在节点B与感测节点A之间。反相器IVO具有与感测节点A连接的输入端子、以及用于将输出信号HIT输出的输出端子。NMOS晶体管丽I具有与接地电压VSS连接的源极、与感测节点A连接的漏极、以及接收输出信号HIT的栅极。NMOS晶体管MNl与反相器IVO —起构成反相锁存器。下面将描述图1A和图1B所示的熔丝电路的操作。图2A示出包括未被熔断的熔丝的半导体集成电路，而图2B示出包括被熔断的熔丝的半导体集成电路。首先，熔丝感测信号FSE处于逻辑低电平，然后在感测节点A的初始化时间段中转变为逻辑高电平。因此，NMOS晶体管MNO导通并将感测节点A放电，将感测节点A放电的结果是，输出信号HIT以逻辑高电平输出。构成锁存器的NMOS晶体管丽I导通，使得感测节点A的状态被保持。之后，当熔丝感测信号FSE被使能为逻辑低电平时，NMOS晶体管MNO关断，PMOS晶体管MPO导通。这里，由用于保持初始状态的NMOS晶体管丽I的下拉能力以及PMOS晶体管MPO和熔丝FUSE的上拉能力来确定熔丝状态。当熔丝FUSE未被熔断时(见图1A和图2A)，感测节点A经由PMOS晶体管MPO和熔丝FUSE被驱动到电源电压VDD。感测节点A的转变是响应于上拉器件 的有效电阻与下拉器件的有效电阻之比而确定的。如果感测节点A的电压电平上升为高于反相器IVO的阈值逻辑电压，则输出信号HIT转变为逻辑低电平，并且，当输出信号HIT被反馈时，下拉器件的NMOS晶体管MNl关断，这使感测节点A的电压稳定。结果，输出信号HIT变为逻辑低电平。相反地，当熔丝FUSE被熔断时(见图1B和图2B)，由于熔丝FUSE处于熔断状态，即使PMOS晶体管MPO处于导通状态，输出信号HIT也保持逻辑高电平，即初始逻辑电平。下列表I表示在图1A和图1B示出的熔丝电路的各个节点处的逻辑电平根据熔丝感测信号FSE和熔丝FUSE的状态的变化。所述逻辑电平变化与上述对操作的说明中所描述的相同。表权利要求
1.一种半导体集成电路，包括: 熔丝，所述熔丝连接在第一节点与第二节点之间； 第一驱动器，所述第一驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压； 第二驱动器，所述第二驱动器被配置成响应于所述熔丝感测信号在熔丝感测时间段的初始时间段内上拉所述第二节点的电压； 传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断；以及 第三驱动器，所述第三驱动器被配置成响应于所述传感器的输出信号和所述熔丝感测信号而在所述熔丝感测时间段的所述初始时间段之后将所述第二节点驱动到比所述第二驱动器的上拉电压电平更低的电压电平。
2.—种半导体集成电路，包括: 熔丝，所述熔丝连接在第一节点与第二节点之间； 第一驱动器，所述第一驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压； 第二驱动器，所述第二驱动器被配置成响应于所述熔丝感测信号在熔丝感测时间段的初始时间段内上拉所述第二节点的电压； 传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断；以及 第三驱动器，所述第三驱动器被配置成响应于所述传感器的输出信号和所述熔丝感测信号而在所述熔丝感测时间段的所述初始时间段之后朝着接地电压来驱动所述第二节点。
3.—种半导体集成电路，包括； 熔丝，所述熔丝连接在第一节点与第二节点之间； 初始化驱动器，所述初始化驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压； 脉冲发生器，所述脉冲发生器被配置成接收所述熔丝感测信号，并产生在熔丝感测时间段的初始时间段被使能的熔丝感测脉冲； 上拉驱动器，所述上拉驱动器被配置成响应于所述熔丝感测脉冲来上拉所述第二节点的电压； 传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断； 逻辑运算器，所述逻辑运算器被配置成对所述传感器的输出信号和所述熔丝感测信号执行逻辑运算；以及 接地电压驱动器，所 述接地电压驱动器被配置成响应于所述逻辑运算器的输出信号朝着接地电压来驱动所述第二节点。
4.如权利要求3所述的半导体集成电路，其中，所述初始化驱动器包括: 第一NMOS晶体管，所述第一NMOS晶体管包括与接地电压端子连接的源极、与所述第一节点连接的漏极、以及接收所述熔丝感测信号的栅极。
5.如权利要求3所述的半导体集成电路，其中，所述传感器包括:第一反相器，所述第一反相器包括与所述第一节点连接的输入端子，且被配置成输出所述传感器的输出信号；以及 第二反相器，所述第二反相器被配置成接收所述传感器的输出信号，并且包括与所述第一节点连接的输出端子。
6.如权利要求3所述的半导体集成电路，其中，所述脉冲发生器包括: 延迟器，所述延迟器被配置成将所述熔丝感测信号延迟一延迟时间并输出延迟信号； 第三反相器，所述第三反相器被配置成接收所述延迟器的输出信号； 或非门，所述或非门被配置成接收所述第三反相器的输出信号和所述熔丝感测信号；以及 第四反相器，所述第四反相器被配置成接收所述或非门的输出信号并输出所述熔丝感测脉冲。
7.如权利要求3所述的半导体集成电路，其中，所述上拉驱动器包括: PMOS晶体管，所述PMOS晶体管包括与电源电压端子连接的源极、与所述第二节点连接的漏极、以及接收所述熔丝感测脉冲的栅极。
8.如权利要求3所述的半导体集成电路，其中，所述逻辑运算器包括: 第五反相器，所述第五反相器被配置成接收所述熔丝感测信号； 与非门，所述与非门被配置成接收所述传感器的输出信号和所述第五反相器的输出信号；以及 第六反相器，所述第六反相器被配置成接收所述与非门的输出信号。
9.如权利要求3所述的半导体集成电路，其中，所述接地电压驱动器包括: 第二NMOS晶体管，所述第二NMOS晶体管包括与接地电压端子连接的源极、与所述第二节点连接的漏极、以及接收所述逻辑运算器的输出信号的栅极。
10.一种驱动熔丝电路的方法，所述熔丝电路包括连接在第一节点与第二节点之间的熔丝，所述方法包括以下步骤: 在初始化时间段内下拉所述第一节点的电压； 在熔丝感测时间段的初始时间段内上拉所述第二节点的电压； 在所述熔丝感测时间段内响应于所述第一节点的电压来判断所述熔丝是否被熔断，以产生感测结果；以及 在所述熔丝感测时间段的所述初始时间段之后，响应于所述感测结果而朝着比所述第二节点的上拉电压电平更低的电压电平来驱动所述第二节点。
11.如权利要求10所述的方法，其中，比所述第二节点的上拉电压电平更低的电压电平是接地电压。
12.—种半导体集成电路，包括: 熔丝，所述熔丝连接在第一节点与第二节点之间； 第一驱动器，所述第一驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压； 第二驱动器，所述第二驱动器被配置成响应于所述熔丝感测信号在熔丝感测时间段的初始第一时间段内上拉所述第二节点的电压； 传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断； 延迟熔丝感测信号发生器，所述延迟熔丝感测信号发生器被配置成通过将所述熔丝感测信号的使能边沿延迟达所述熔丝感测时间段的包括所述初始第一时间段的初始第二时间段，来产生延迟熔丝感测信号；以及 第三驱动器，所述第三驱动器被配置成响应于所述延迟熔丝感测信号而将所述第二节点驱动到比所述第二驱动器的上拉电压电平更低的电压电平。
13.—种半导体集成电路，包括: 熔丝，所述熔丝连接在第一节点与第二节点之间； 初始化驱动器，所述初始化驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压； 脉冲发生器，所述脉冲发生器被配置成接收所述熔丝感测信号，并产生在熔丝感测时间段的初始第一时间段被使能的熔丝感测脉冲； 上拉驱动器，所述上拉驱动器被配置成响应于所述熔丝感测脉冲来上拉所述第二节点的电压； 传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断； 延迟熔丝感测信号发生器，所述延迟熔丝感测信号发生器被配置成通过将所述熔丝感测信号的使能边沿延迟达所述熔`丝感测时间段的包括所述初始第一时间段的初始第二时间段，来产生延迟熔丝感测信号； 分压器，所述分压器被配置成对所述上拉驱动器的上拉电压进行分压并输出分压电压；以及 分压驱动器，所述分压驱动器被配置成响应于所述延迟熔丝感测信号而朝着所述分压电压电平来驱动所述第二节点。
14.如权利要求13所述的半导体集成电路，其中，所述分压器包括串联连接在电源电压端子与接地电压端子之间的第一电阻器和第二电阻器。
15.如权利要求13所述的半导体集成电路，其中，所述分压驱动器包括: 第一PMOS晶体管，所述第一PMOS晶体管包括与分压端子连接的源极、与所述第二节点连接的漏极、以及接收所述延迟熔丝感测信号的栅极。
16.如权利要求13所述的半导体集成电路，其中，所述延迟熔丝感测信号发生器包括: 第一延迟器，所述第一延迟器被配置成将所述熔丝感测信号延迟第一延迟时间并输出延迟信号； 第一或非门，所述第一或非门被配置成接收所述第一延迟器的输出信号和所述熔丝感测信号；以及 第一反相器，所述第一反相器被配置成接收所述第一或非门的输出信号并输出所述延迟熔丝感测信号。
17.如权利要求13所述的半导体集成电路，其中，所述初始化驱动器包括: NMOS晶体管，所述NMOS晶体管包括与接地电压端子连接的源极、与所述第一节点连接的漏极、以及接收所述熔丝感测信号的栅极。
18.如权利要求13所述的半导体集成电路，其中，所述脉冲发生器包括:第二延迟器，所述第二延迟器被配置成将所述熔丝感测信号延迟第二延迟时间并输出延迟信号； 第二反相器，所述第二反相器被配置成接收所述第二延迟器的输出信号； 第二或非门，所述第二或非门被配置成接收所述第二反相器的输出信号和所述熔丝感测信号；以及 第三反相器，所述第三反相器被配置成接收所述第二或非门的输出信号并输出所述熔丝感测脉冲。
19.如权利要求13所述的半导体集成电路，其中，所述上拉驱动器包括: 第二PMOS晶体管，所述第二PMOS晶体管包括与电源电压端子连接的源极、与所述第二节点连接的漏极、以及接收所述熔丝感测脉冲的栅极。
20.一种驱动熔丝电路的方法，所述熔丝电路包括连接在第一节点与第二节点之间的熔丝，所述方法包括以下步骤: 在初始化时间段内下拉所述第一节点的电压； 在熔丝感测时间段的初始第一时间段内上拉所述第二节点的电压； 在所述熔丝感测时间段内响应于所述第一节点的电压来判断所述熔丝是否被熔断；以及 在所述熔丝感测时 间段的包括所述初始第一时间段的初始第二时间段之后，朝着比所述第二节点的上拉电压电平更低的电压电平来驱动所述第二节点。
全文摘要
本发明公开了一种具有熔丝电路的半导体集成电路和熔丝电路的驱动方法。所述半导体集成电路包括连接在第一节点与第二节点之间的熔丝；第一驱动器，被配置成响应于熔丝感测信号在初始化时间段内下拉第一节点的电压；第二驱动器，被配置成响应于熔丝感测信号在熔丝感测时间段的初始时间段内上拉第二节点的电压；传感器，被配置成响应于第一节点的电压来判断熔丝是否被熔断；第三驱动器，被配置成响应于传感器的输出信号和熔丝感测信号而在熔丝感测时间段的初始时间段之后将第二节点驱动到比第二驱动器的上拉电压电平更低的电压电平。
文档编号G11C17/18GK103137205SQ20121004332
公开日2013年6月5日 申请日期2012年2月24日 优先权日2011年11月28日
发明者郑英瀚 申请人:海力士半导体有限公司