包括减少穿通泄漏的非挥发性存储器单元的集成电路的制作方法

专利名称：包括减少穿通泄漏的非挥发性存储器单元的集成电路的制作方法
技术领域：
本发明是关于非挥发性存储器单元阵列(non-volatile memory cell arrays)及其操作方法，以及包括所述非挥发性存储器单元阵列的集成电路。更特定而言，本发明提供用于写入(programming)非挥发性存储器单元阵列中的存储器单元的方法，其减少未选定存储器单元中的穿通泄漏(punch through leakage) 0仅由实例，本发明已应用于某些非挥发性存储器阵列，其包含浮动栅极(floating gate)以及氮化物电荷储存材料(nitride charge storage) 0但将认识到，本发明具有更为宽广的应用范围。
背景技术：
非挥发性存储器(non-volatile memory, NVM)大体而言指即使在自含有NVM单元的装置移除电力供应时亦能够连续储存信息的半导体存储器。已知NVM包含屏蔽只读存储器(Mask Read-Only Memory, Mask ROM)、可写入只读存储器(Programmable Read-Only Memory, PROM)、可擦除可写入只读存储器(Erasable Programmable Read-Only Memory, EPR0M)、电可擦除可写入只读存储器(Electrically Erasable Programmable Read-Only Memory,EEPR0M)以及闪存(Flash Memory)。非挥发性存储器广泛用于半导体工业中，且为经开发以长期储存经写入资料的一类存储器。通常，可基于装置的最终使用需要而写入、读取及/或擦除非挥发性存储器，且经写入资料可储存较长时期。图1为已知非挥发性存储器单元结构的横截面图。如图所示，存储器单元100具有形成于衬底101内的源极102以漏极103。控制栅极105上覆于电荷储存材料107。电荷储存材料107藉由介电质108与衬底分离。电荷储存材料107藉由介电质106与控制栅极105分离。介电质108常为隧穿氧化物，且介电质106常为复合氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)层。电荷储存层107可包含不同材料以组合物。在一实例中，电荷储存材料107为浮动栅极。在另一实例中，存储器单元具有所谓的硅-氧化物-氮化物-氧化物-硅(silic on-oxide-nitride-oxide-silicon, S0N0S)结构。氮化物层用作电荷储存层 107。可使用通道热电子写入方法来写入非挥发性存储器单元100。在一实例中，源极 102接地。漏极103耦接至4-5V电压。将8-10V的栅极电压施加于控制栅极105。热电子产生于通道区域中且注入至电荷储存材料107内。此等电子使存储器单元100经写入为高临限电压状态。如上文论述，在单元写入期间将特定高电压施加于存储器单元。在包含以列以行配置的存储器单元的存储器阵列中，多个存储器单元的漏极端子通常连接至一位线，且多个存储器单元的控制栅极常连接至一字线。在写入操作期间，亦将一既定用于选定单元的高电压施加于连接至所述位线的若干未选定单元。此高电压出现于未选定存储器单元的漏极端子上，且可引起未选定存储器单元中的高电场以及穿通泄漏。泄漏电流可导致存储器芯片的高功率消耗。泄漏电流亦可导致存储器单元的长期可靠性问题。伴随半导体装置的持续缩小，穿通泄漏的问题变得日益严重。因此，需要可减少穿通泄漏电流的操作非挥发性存储器单元的改良方法。亦需要可使用所述改良操作方法的改良非挥发性存储器阵列结构。

发明内容
本发明是关于非挥发性存储器单元阵列以及其操作方法。更特定而言，本发明提供用于写入非挥发性存储器单元阵列中的存储器单元的方法，其减少未选定存储器单元中的穿通泄漏。仅由实例，本发明已应用于某些非挥发性存储器阵列，其包含浮动栅极以及氮化物电荷储存材料。但将认识到，本发明具有更为宽广的应用范围。根据一特定实施例，本发明提供用于写入非挥发性存储器阵列中的第一存储器单元的方法。在一特定实施例中，每一存储器单元具有漏极、源极、通道以及上覆于一电荷储存材料以及所述通道的控制栅极。第一存储器单元的源极耦接至第二存储器单元的漏极。将电压施加于第一存储器单元的漏极，且将第二存储器单元的源极接地。所述方法包含浮动第二存储器单元的漏极以及第一存储器单元的源极，并接通第一以及第二存储器单元的通道，从而有效形成一扩展通道区域(extended channel region) 0将热载流子(hot carries)注入至第一单元的电荷储存材料以写入第一存储器单元。扩展通道降低电场并减少未选定存储器单元中的穿通泄漏。上文论述的存储器单元操作方法可应用于根据本发明实施例的下文呈现的具有不同阵列架构的非挥发性存储器阵列。如下文所述，在一些操作方法中，由在接收所施加偏电压的源极与漏极偏压端子之间浮动一或多个掺杂区域来提供扩展通道区域。电场在扩展通道区域中减少，且穿通电流减少。下文论述各种存储器阵列架构以及操作。应注意在随后实例中，存储器单元可在电荷储存部件中包含浮动栅极或氮化物(nitride)。使用位线以及字线以不同阵列结构连接存储器单元。另外，经由选择线控制的开关装置将各种电压源耦接至位线及/或字线。如下文所示，在操作期间，将不同电压施加于位线以及字线，使得可将存储器单元的端子设定于不同操作所需的电位。在一些条件下，升高或降低选择线的电位以接通(turn on)或断开(turn off)开关装置，以允许将适当电压施加于存储器单元端子。根据本发明的实施例，每一存储器单元可为多位准存储器单元。换言之，每一存储器单元能够保持多个信息位。对于多位准操作，存储器单元包含多个临限电压目标。写入方法包含写入存储器单元，直至存储器单元的临限电压在预定临限电压目标的预定范围内。应了解，在下文论述的操作方法中，存储器单元类似于NMOS晶体管而操作，S卩，具有η型源极/漏极以及ρ井(p-well)。在替代实施例中，亦可使用类似于PMOS晶体管而组态的存储器单元，且将相应调整偏电压(the biased voltages)。在本发明的实施例中，存储器单元结构以及与其相关联的方法可包含于各种集成电路中。在本发明的一实施例中，集成电路包括位于衬底上的多个存储器单元以及经组态以执行各种步骤的电路单位，所述步骤包含1.选择第一存储器单元，所述选定存储器单元包括第一掺杂区域、第二掺杂区域、第一掺杂区域与第二掺杂区域之间的第一通道、上覆于第一通道区域的第一电荷储存部件，以及上覆于第一电荷储存部件的第一控制栅极；2.选择第三掺杂区域，第三掺杂区域藉由至少一第二通道区域、上覆于第二通道区域的第二控制栅极而与第二掺杂区域分离；以及3.施加一偏压配置以写入第一存储器单元，在一特定实施例中，所述偏压配置包含1.向衬底施加一衬底电压；2.向第一掺杂区域施加第一电压；3.向第三掺杂区域施加第二电压；4.向第一控制栅极以及第二控制栅极施加第三电压；以及5.浮动第二掺杂区域。随后描述内容中详细说明额外操作方法。根据本发明的替代实施例，可使用存储器单元结构以及与其相关联的操作方法来形成各种存储器阵列。下文实例中说明例示性存储器阵列以及操作方法。由本发明达成优于已知技术的许多益处。举例而言，本发明技术提供使用依赖于已知技术的过程的容易性。在一些实施例中，本发明提供减少存储器阵列中的穿通泄漏电流的操作虚拟接地非挥发性存储器阵列的方法。在一些实施例中，本发明提供包含各种组态的全域位线(glcAal bit lines)、局部位线(local bit lines)、全域源极线(glcAal source lines)以及局部源极线(local source lines)的非挥发性存储器阵列。在一些实施例中，开关装置将电压源耦接至各种位线以及源极线。亦提供每一阵列结构的操作方法以减少穿通泄漏电流。另外，可在未对已知装备以及过程进行实质修改的情况下使用已知过程技术制作存储器单元以及阵列结构。将在本说明书中更详细描述且在下文更特定描述此等以及其它益处。


参看随后的实施方式以及附图可更充分了解本发明的各种额外目的、特征以及优
；^^，I .图1为说明用于写入非挥发性存储器单元的已知方法的简化图。图2A为说明根据本发明实施例的用于写入非挥发性存储器单元的方法的简化图。图2B为说明根据本发明另一实施例的用于写入非挥发性存储器单元的方法的简化图。图2C为说明根据本发明又一实施例的用于写入非挥发性存储器单元的方法的简化图。图3为说明根据本发明实施例的阵列中两个未选定非挥发性存储器单元的例示性偏压的简化图。图3A为说明根据本发明实施例的用于抑制阵列中未选定非挥发性存储器单元中的写入干扰的例示性方法的简化图。图4为说明根据本发明实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。图4A为说明根据本发明另一实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。图5为说明根据本发明实施例的用于读取浮动栅极非挥发性存储器单元的方法的简化图。图6为说明根据本发明实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。图6A为说明根据本发明另一实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。图7为说明根据本发明实施例的阵列中两个未选定含氮化物非挥发性存储器单元的例示性偏压的简化图。图7A为说明根据本发明实施例的用于抑制阵列中未选定含氮化物非挥发性存储器单元中的写入干扰的例示性方法的简化图。图8为说明根据本发明实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。图8A为说明根据本发明另一实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。图9为说明根据本发明实施例的用于读取含氮化物非挥发性存储器单元的方法的简化图。图10为说明根据本发明实施例的包含隔离结构的非挥发性存储器阵列的简化图。图11为说明根据本发明另一实施例的包含隔离结构的另一非挥发性存储器阵列的简化图。图12为说明根据本发明实施例的虚拟接地非挥发性存储器阵列的简化图。图13为说明根据本发明替代实施例的另一虚拟接地非挥发性存储器阵列的简化图。图14为说明根据本发明实施例的用于图13虚拟接地非挥发性存储器阵列的写入方法的简化图。图15为说明根据本发明替代实施例的用于图13虚拟接地非挥发性存储器阵列的另一写入方法的简化图。图16为说明根据本发明又一实施例的包含隔离结构的非挥发性存储器阵列的简化图。图17以17A为说明根据本发明实施例的图16的非挥发性存储器阵列的一部分的简化图。
具体实施例方式本发明是关于非挥发性存储器单元阵列以及其操作方法。更特定而言，本发明提供用于写入非挥发性存储器单元阵列中的存储器单元的方法，其减少未选定存储器单元中的穿通泄漏。仅由实例，本发明已应用于某些非挥发性存储器阵列，其包含浮动栅极以及氮化物电荷储存材料。但将认识到，本发明具有更为宽广的应用范围。现将在一或多个随后实施例中论述各种操作方法以及阵列结构。此等实施例中的各种特征仅为实例，其不应过度限制本文中权利要求的范围。熟习此项技术者将认识到许多变化、修改以及替代方案。图2A为说明根据本发明实施例的用于写入非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器阵列装置200可为一存储器阵列的部分，其具有第一导电类型的半导体衬底，例如硅衬底中的P型井区域201。第二导电类型的多个间隔掺杂区域安置于衬底中。举例而言，η+掺杂区域211、212以及213位于衬底中。取决于实施例，此等掺杂区域可用作存储器单元中的漏极或源极区域。通道区域214位于掺杂区域 211与212之间，且通道区域215位于掺杂区域212与213之间。每一存储器单元具有上覆于每一通道区域的电荷储存部件。举例而言，电荷储存部件(charge storage member) 216 上覆于第一存储器单元中的通道区域214，且电荷储存部件217上覆于第二存储器单元中的通道区域215。每一存储器单元亦具有上覆于各自电荷储存部件的控制栅极。在装置200 中，控制栅极218上覆于第一存储器单元中的电荷储存部件216，且控制栅极219上覆于电荷储存部件217。在特定实例中，控制栅极218以及219由存储器阵列的字线206连接。在特定实例中，电荷储存部件216以及217可为由例如多晶硅制成的浮动栅极。 在另一实例中，电荷储存部件216以及217可包含含氮化物材料，例如在SONOS存储器单元中。当然，亦可使用其它电荷储存材料。另外，即使图2A绘示ρ型井以及η+掺杂区域，但应了解亦可使用其它替代方案。举例而言，亦可使用η型井中的ρ+掺杂区域。当然，可存在其它变化、修改以及替代方案。根据一特定实施例，本发明提供用于操作非挥发性存储器阵列装置中的存储器单元的方法。现参看图2Α论述写入存储器单元的方法。首先，选择一存储器单元进行写入。 在此实例中，装置200右侧上的存储器单元包含第一掺杂区域211、第二掺杂区域212、位于其间的第一通道区域214。第一电荷储存部件216上覆于第一通道区域214。第一控制栅极218上覆于第一电荷储存部件216。所述方法包含选择第三掺杂区域213，其藉由至少一第二通道区域215与第二掺杂区域212分离。如图所示，第二控制栅极219上覆于第二通道区域215。为了进行写入，将接地电位施加于衬底(ρ#)201，将第一电压(例如，0V)施加于第三掺杂区域213，将第二电压(例如，10V)施加于字线206，字线206连接至第一控制栅极218与第二控制栅极219以接通第一通道区域214以及第二通道区域215。另外，将第二掺杂区域212维持于浮动电位。将第三电压(例如，5V)施加于第一掺杂区域211。在此特定实例中，装置200类似于具有扩展通道区域的非挥发性存储器装置而操作。特定而言，掺杂区域213为接地源极区域。通道区域214与215以及浮动掺杂区域212类似于扩展通道而起作用。由控制栅极以及作为漏极操作的掺杂区域211上的适当电压，将通道热电子(channel hot electrons, CHE)注入至装置200右侧上第一存储器单元的电荷储存部件 216。作为另一实例，图2B为说明根据本发明另一实施例的用于写入非挥发性存储器单元的方法的简化图。如存储器装置230中所示，第三掺杂区域由两个或两个以上通道区域(例如215以及224)与第二掺杂区域212分离。控制栅极219以及225上覆于所述两个或两个以上通道区域215以及2M中的每一种上。对于存储器装置230，写入方法与上文结合图2A描述的方法类似的处在于提供扩展通道，其中适当偏压施加于额外装置组件。特定而言，亦将第二电压(例如，10V)施加于例如225的额外控制栅极以接通每一通道区域。 将例如222的额外掺杂区域维持于电浮动电位。在此实例中，控制栅极218、219以及225 连接至存储器阵列的字线226。图2C为说明根据本发明又一实施例的用于写入非挥发性存储器单元的方法的简化图。在此实例中，经擦除单元填充有电子且具有高Vt。所述单元藉由能带对能带热电洞隧穿而写入，以减少电子并达成低Vt。偏电压展示于图2C中。在此实施例中，施加于第一以及第二控制栅极的栅极电压(例如，-5V)将不接通第一存储器单元。尽管上文已使用用于装置200的选定组件群而展示，但可存在许多替代方案、修改以及变化。举例而言，某些组件可扩展及/或组合。其它组件可插入上述组件中。取决于实施例，组件的配置可与其它替代的组件互换。在本说明书中可找到且在下文更特定描述此等组件的进一步细节。根据本发明的实施例，藉由上文结合图2A至图2C描述的写入方法提供许多益处。 作为实例，图3为说明根据本发明实施例的两个未选定非挥发性存储器单元的例示性偏压的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置300类似于图2A中的存储器装置200。由于存储器装置300在写入期间未选定，因此将OV的偏电压或负栅极电压-Vg施加于连接至控制栅极318以及319的字线306。在一存储器阵列中，掺杂区域311自位线接收例如5V的电压，且掺杂区域313自另一位线接收例如OV的电压。因为掺杂区域312浮动，所以在掺杂区域311与313之间提供扩展通道。由此，通道区域中电场减小，且穿透条件减小。图3A为说明根据本发明实施例的用于抑制阵列中未选定非挥发性存储器单元中的写入干扰的例示性方法的简化图。此处，经擦除单元填充有电子且具有高Vt。位B由能带对能带热电洞隧穿而写入，同时在位A处禁止写入。偏压条件展示于图3A中，其中BL3 =3V，其减小单元A中的横向电场。图4为说明根据本发明实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置400类似于存储器装置200，但电荷储存部件包含浮动栅极。在擦除期间，将例如-20V的负电压经由字线406施加于控制栅极418以及419，将衬底(p#)401维持于0V，且例如411、412以及413的掺杂区域浮动。在此等偏压条件下，由福勒-诺德哈姆O^owler-Nordham)隧穿自浮动栅极移除电子。用于擦除存储器装置的方法亦可由将负栅极电压施加于额外控制栅极并浮动额外掺杂区域而扩展至例如230的装置。图4A为说明根据本发明另一实施例的用于擦除浮动栅极非挥发性存储器单元的方法的简化图。如图所示，由将电子FN隧穿进入电荷储存材料(在此情况下为浮动栅极) 来完成单元擦除。由此，经擦除单元具有高Vt。图5为说明根据本发明实施例的用于读取浮动栅极非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置500类似于存储器装置400，但电荷储存部件中具有浮动栅极。用于读取的方法包含将接地电位维持于衬底(P#)501，将接地电位维持于第二掺杂区域512，经由字线506将例如5V的栅极电压施加于第一控制栅极 518，以及将例如0. 6V的读取漏极电压施加于第一掺杂区域511。在此偏压条件下，由源极 512、漏极511以与门极518形成晶体管。漏极511处提供的电流与电荷储存部件中储存的电荷有关。在一实施例中，针对预定参考电流感测电流可提供存储器单元的状态。图6为说明根据本发明实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，存储器装置600类似于图2A中的存储器装置200。电荷储存部件包含含氮化物材料，例如在SONOS存储器单元中。在特定实例中，电荷储存部件616包含氧化物641、氮化物643以及氧化物645的ONO层。注入的电荷趋于截留于电荷储存部件的漏极侧附近。用于写入的方法实质上与上文结合存储器装置200论述的方法相同。图6A为说明根据本发明另一实施例的用于写入含氮化物非挥发性存储器单元的方法的简化图。在此实例中，经擦除单元填充有电子且具有高Vt。所述单元由能带对能带热电洞隧穿(band-to-band hot hole tunneling)而写入，以减少电子并达成低Vt。偏电压展示于图6A中。图7为说明根据本发明实施例的两个未选定含氮化物非挥发性存储器单元的例示性偏压的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，图7实质上类似于图3，其说明未选定单元中的减少的穿通条件。请注意，将含氮化物储存部件标记为0-N-0。图7A为说明根据本发明实施例的用于抑制阵列中未选定含氮化物非挥发性存储器单元中的写入干扰的例示性方法的简化图。此处，经擦除单元填充有电子且具有高vt。 位B由能带对能带热电洞隧穿而写入，同时在位A处禁止写入。偏压条件展示于图7A，其中 BL3 = 3V，其减小单元A中的横向电场。图8为说明根据本发明实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，为擦除截留于含氮化物电荷储存部件816 中掺杂区域811附近的电子，提供能带对能带隧穿(band-to-band tunneling, BTBT)条件以将热电洞(hot holes, HH)注入至电荷储存部件。偏压条件包含将接地电位维持于衬底 (p#)801，将浮动电位维持于第二掺杂区域812，经由字线806将例如-10V的栅极电压施加于第一控制栅极818 ；以及将例如5V的漏极电压施加于第一掺杂区域811。图8中，将栅极电压-10V施加于字线806。图8A为说明根据本发明另一实施例的用于擦除含氮化物非挥发性存储器单元的方法的简化图。如图所示，由将电子FN隧穿进入电荷储存材料(在此情况下为氮化物电荷截留材料)来完成单元擦除。由此，经擦除单元具有高Vt。图9为说明根据本发明实施例的用于读取含氮化物非挥发性存储器单元的方法的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，为读取掺杂区域911附近的含氮化物电荷储存部件916，偏压条件包含将接地电位维持于衬底(p#)901，将接地电位维持于第一掺杂区域911，经由字线906将例如5V的栅极电压施加于第一控制栅极918，以及将例如1. 6V的读取漏极电压施加于第二掺杂区域912。在第二掺杂区域912处提供的电流与储存部件916 的靠近第一掺杂区域911的一区域中的注入电子有关。即使在具有η型源极以及漏极区域的η型存储器单元的上下文中做出以上论述， 但本发明提供的方法亦可用于P型装置。在热电子用于η型存储器单元的一些写入方法中，热电洞将用于P型存储器单元。因此，术语“热载流子(hot carrier)”将理解为包含热电子以及热电洞。亦应注意，在上文论述的方法中，常将接地电位施加于衬底。然而应了解，取决于实施例，可施加另一电压。举例而言，正或负电压可帮助载流子注入或隧穿。另夕卜，上文论述的存储器单元操作方法可应用于根据本发明实施例的下文呈现的具有不同阵列架构的非挥发性存储器阵列。如下文所述，在一些操作方法中，由在接收施加偏电压的源极与漏极偏压端子之间浮动一或多个掺杂区域来提供扩展通道区域。电场在扩展通道区域中减少，且穿通电流减少。在本发明的实施例中，存储器单元结构以及与其相关联的方法可包含于各种集成电路中。在本发明的一实施例中，集成电路包括位于衬底上的多个存储器单元以及经组态以执行各种步骤的电路单位，所述步骤包含1.选择第一存储器单元，所述选定存储器单元包括第一掺杂区域、第二掺杂区域、 第一掺杂区域与第二掺杂区域之间的第一通道、上覆于第一通道区域的第一电荷储存部件，以及上覆于第一电荷储存部件的第一控制栅极；2.选择第三掺杂区域，第三掺杂区域由至少一第二通道区域、上覆于第二通道区域的第二控制栅极而与第二掺杂区域分离；以及3.施加一偏压配置以写入第一存储器单元，在一特定实施例中，所述偏压配置包含1.向衬底施加一衬底电压；2.向第一掺杂区域施加第一电压；3.向第三掺杂区域施加第二电压；4.向第一控制栅极以及第二控制栅极施加第三电压；以及5.浮动第二掺杂区域。在集成电路的实施例中，偏压配置接通第一通道区域以及第二通道区域，且将第一类型电荷注入至第一存储器单元的第一电荷储存部件。此操作的具体实例为通道热电子写入。在另一实施例中，步骤还包括擦除选定存储器单元，其包含1.向衬底施加第四电压；2.向第一控制栅极施加第五电压；以及3.向第一掺杂区域施加第六电压；由此将第二类型电荷注入至第一电荷储存部件以擦除第一存储器单元。此操作的具体实例为上文描述的热电洞擦除的能带对能带隧穿。在另一实施例中，步骤还包括擦除选定存储器单元，其包含1.向衬底施加第四电压；以及2.向第一控制栅极施加第五电压；
3.由此自第一电荷储存部件移除第一类型电荷。此操作的一具体实例为NMOS单元的福勒-诺德哈姆擦除。在又一实施例中，步骤还包括擦除选定存储器单元，其包含1.向衬底施加第四电压；以及2.向第一控制栅极施加第五电压；由此将第二类型电荷自衬底注入至第一电荷储存部件。此操作的一具体实例为 PMOS单元的福勒-诺德哈姆擦除。在集成电路的另一实施例中，偏压配置将第一类型电荷注入至第一存储器单元的第一电荷储存部件，且其不足以接通第一通道区域。此操作的具体实例为热电洞写入的能带对能带隧穿。在又一实施例中，步骤还包括擦除选定存储器单元，其包含1.向衬底施加第四电压；以及2.向第一控制栅极施加第五电压；由此将第二类型电荷自第一栅极注入至第一存储器的第一电荷储存部件。在另一实施例中，步骤还包括擦除选定存储器单元，其包含1.向衬底施加第四电压；以及2.向第一控制栅极施加第五电压，以及3.向第一掺杂区域以及第二掺杂区域中的一种施加第六电压，由此将第二类型电荷自衬底注入至第一存储器的第一电荷储存部件。在另一实施例中，步骤还包括擦除选定存储器单元，其包含1.向衬底施加第四电压；以及2.向第一控制栅极施加第五电压；以及3.向第一掺杂区域以及第二掺杂区域中的一种施加第六电压，由此自第一存储器单元的第一电荷储存部件移除第一类型电荷。在集成电路的另一实施例中，步骤还包括1.选择邻近于第一存储器单元的第二存储器单元，所述第二存储器单元包括第一掺杂区域、第四掺杂区域、位于其间的第三通道区域、上覆于第三通道区域的第二电荷储存部件、上覆于第三通道区域的第三控制栅极；以及2.向第四掺杂区域施加第四电压，使得第二电荷储存部件免于写入，其中第四电压不大于第一电压。此操作的实例为上述写入抑制操作(inhibit operation)。在集成电路的另一实施例中，第三掺杂区域藉由两个或两个以上通道区域而与第二掺杂区域分离，偏压配置还包括1.向上覆于所述两个或两个以上通道区域中每一种的控制栅极施加第三电压，以接通所述两个或两个以上通道区域中的每一种；以及2.浮动所述两个或两个以上通道区域的每一相邻对之间的掺杂区域。在集成电路的另一实施例中，所述多个存储器单元的每一种能够保持多个信息位，偏压配置还包括写入存储器单元，直至存储器单元的临限电压在临限电压目标的预定范围内。在集成电路的另一实施例中，步骤还包括读取选定存储器单元，其包含
1.向第一掺杂区域施加第四电压；2.向第二掺杂区域施加第五电压，第五电压小于第四电压；以及3.向第一控制栅极施加第六电压；由此在第一掺杂区域提供用作对第一电荷储存部件的至少一部分中的注入电荷量的指示的电流。此操作的实例为上述的正向读取(forward read)。在集成电路的另一实施例中，步骤还包括读取选定存储器单元，其包含1.向第一掺杂区域施加第四电压；2.向第二掺杂区域施加第五电压，第四电压小于第五电压；以及3.向第一控制栅极施加第六电压；由此在第二掺杂区域提供用作对第一电荷储存部件的至少一部分中的注入电荷量的指示的电流。此操作的实例为上述的反向读取(reverse read)。根据本发明的一些实施例，可使用存储器单元结构以及与其相关联的操作方法来形成各种存储器阵列。下文实例中说明例示性存储器阵列以及操作方法。图10为说明根据本发明实施例的包含隔离结构的非挥发性存储器阵列的简化图。此图仅为实例，其不应过度限制本文的权利要求的范围。熟习此项技术者将认识到其它变化、修改以及替代方案。如图所示，非挥发性存储器阵列1000包含多个隔离区域，例如 1001以及1002。第一多个非挥发性存储器单元对1010位于第一隔离区域1001与第二隔离区域1002之间。每一存储器单元对包含共同一共同掺杂区域的两个相邻单元。举例而言， 在阵列1000中，第一存储器单元A与第二存储器元B共享共同掺杂区域1023。图10中，存储器单元对A与B包含第一掺杂区域1021、第二掺杂区域1022以及共同掺杂区域1023。取决于实施例，每一存储器单元可为上文结合图2A、图2B以及图3至图9论述的存储器单元之一。每一非挥发性存储器单元可具有浮动栅极储存部件或含氮化物储存部件。为简化附图，存储器单元的细节未绘示于图10中。举例而言，存储器单元A包含位于第一掺杂区域1021与共同掺杂区域1023之间的第一通道区域、上覆于第一通道区域的第一电荷储存部件，以及上覆于第一电荷储存部件的第一控制栅极。存储器元BB包含位于共同掺杂区域1023与第二掺杂区域1022之间的第二通道区域、上覆于第二通道区域的第二电荷储存部件，以及上覆于第二电荷储存部件的第二控制栅极。如图所示，存储器单元A与 B由共同掺杂区域1023耦接。在存储器单元阵列1000中，第一位线1031耦接至第一多个存储器单元对中每一种的第一掺杂区域，例如单元A的源极/漏极区域1021。第二位线1032耦接至第一多个存储器单元对中每一种的第二掺杂区域，例如单元B的源极/漏极1022。所述掺杂区域称为源极/漏极区域，因为取决于实施例，此等区域可作为由存储器单元形成的MOS晶体管的源极端子或漏极端子而操作。第一共同位线1033耦接至第一多个存储器单元对中每一种的共同掺杂区域，例如由单元A与单元B共享的1023。在下文论述中，共同掺杂区域亦称为存储器单元对中的第三掺杂区域。阵列装置1000亦具有多个字线。每一字线耦接至第一多个存储器单元对中每一种的第一栅极以及第二栅极。举例而言，字线禹接至单元A的栅极以及单元B的栅极。非挥发性存储器阵列1000亦具有耦接至第一开关1035的第一选择线BLT1，第一开关1035连接至第一位线1031。BLTl亦耦接至第二开关1036，第二开关 1036耦接至第二位线1032。
如图10所示，非挥发性存储器阵列1000亦包含位于第三隔离区域1003与第二隔离区域1002之间的第二多个非挥发性存储器单元对1040。第二多个存储器单元对1040 中每一种包含共享一共同掺杂区域的第一存储器单元以及第二存储器单元，类似于上述 1010。第三位线1041耦接至第二多个存储器单元对1040中每一种的第一掺杂区域。第四位线1042耦接至第二多个存储器单元对1040中每一种的第二掺杂区域。第二共同位线 1043耦接至第二多个存储器单元对1040中每一种的共同掺杂区域。第二选择线BLT2耦接至连接至第三位线1041的第三开关1045以及连接至第四位线1042的第四开关1046。在一具体实施例中，非挥发性存储器阵列1000亦包含一共同(第三)选择线BLB， 其耦接至连接至第一共同位线1033的第五开关1037且耦接至连接至第二共同位线1043 的第六开关1047。图10中，非挥发性存储器阵列1000亦包含经由第一开关1035耦接至第一位线1031的第一全域位线BL1。第二全域位线BL2经由第二开关1036耦接至第二位线 1032。图11为说明根据本发明另一实施例的包含隔离结构的另一非挥发性存储器阵列 1100的简化图。存储器阵列1100类似于存储器阵列1000，但具有共同位线以及共同选择线的不同配置。如图所示，共同选择线BLB耦接至开关1057。开关1057连接至多个共同位线，例如共同位线1033以及共同位线1043。上文结合图2A、图2B以及图3至图9论述的存储器单元操作方法可应用于根据本发明实施例的具有不同阵列架构的非挥发性存储器阵列。如下文所述，在一些操作方法中，藉由在接收所施加偏电压的源极与漏极偏压端子之间浮动一或多个掺杂区域来提供扩展通道区域。电场在扩展通道区域中减少，且穿通电流减少。现将在下文论述各种存储器阵列架构以及操作。应注意在随后实例中，存储器单元可在电荷储存部件中包含浮动栅极或氮化物。使用位线以及字线以不同阵列连接存储器单元。另外，经由选择线控制的开关装置将各种电压源耦接至位线及/或字线。如下文所示，在操作期间，将不同电压施加于位线以及字线，使得可将存储器单元的端子设定于不同操作所需的电位。在一些条件下，升高或降低选择线的电位以接通或断开开关装置，以允许将适当电压施加于存储器单元端子。根据本发明的实施例，每一存储器单元可为多位准存储器单元。换言之，每一存储器单元能够保持多个信息位。对于多位准操作，存储器单元包含多个临限电压目标。写入方法包含写入存储器单元，直至存储器单元的临限电压在预定临限电压目标的预定范围内。应了解，在下文论述的操作方法中，存储器单元类似于NMOS晶体管而操作，S卩，具有η型源极/漏极以及ρ#。在替代实施例中，亦可使用类似于PMOS晶体管而组态的存储器单元，且将相应调整偏电压。应注意，在下文论述的实例中，开关装置为NMOS晶体管。因此，将耦接至NMOS的相应选择线上的电位升高以接通开关。相反，降低选择线上的电位以断开NMOS开关。应了解，亦可使用其它开关装置，且相应调整选择线电位。举例而言，PMOS晶体管可用作开关。 在此情况下，降低选择线的电位以接通PMOS开关，且升高所述电位以断开PMOS开关。因此，在下文论述中，“接通”选择线应理解为意指将适当电压施加于选择线以接通连接至选择线的开关装置。类似地，“断开”选择线应理解为意指将适当电压施加于选择线以断开连接至选择线的开关装置。
取决于实施例，存储器单元可为基于浮动栅极的非挥发性单元或基于氮化物的非挥发性单元。对于基于浮动栅极的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图3至图5描述的方法。对于基于氮化物的单元，用于例如写入、读取以及擦除的操作的单元偏压条件类似于结合图2A、图2B以及图6至图9描述的方法。在存储器阵列1000中，由将适当电压施加于字线、全域位线以及选择线来设定此等单元偏压条件。一具体实例列于表1中，且在下文进一步详细论述。表 权利要求
1.一种集成电路，其包括 位于衬底上的存储器阵列，其包含 多个隔离区域；第一多个存储器单元对，其位于第一隔离区域与第二隔离区域之间，每一存储器单元对包含第一存储器单元以及第二存储器单元，每一存储器单元对具有第一掺杂区域、第二掺杂区域以及共同掺杂区域，所述第一存储器单元包含位于所述第一掺杂区域与所述共同掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件以及上覆于所述第一电荷储存部件的第一控制栅极，所述第二存储器单元包含位于所述共同掺杂区域与所述第二掺杂区域之间的第二通道区域、上覆于所述第二通道区域的第二电荷储存部件以及上覆于所述第二电荷储存部件的第二控制栅极；第一位线，其耦接至所述第一多个存储器单元对中每一种的所述第一掺杂区域； 第二位线，其耦接至所述第一多个存储器单元对中每一种的所述第二掺杂区域； 第一共同位线，其耦接至所述第一多个存储器单元对中每一种的所述共同掺杂区域； 多个字线，其中每一字线耦接至所述第一多个存储器单元对中每一种的所述第一控制栅极以及所述第二控制栅极；以及第一选择线，其耦接至电连接至所述第一位线的第一开关以及耦接至电连接至所述第二位线的第二开关。
2.如权利要求1所述的集成电路，其中所述存储器阵列还包括第二多个存储器单元对，其位于第三隔离区域与所述第二隔离区域之间，所述第二多个存储器单元对中每一种包含共享一共同掺杂区域的第一存储器单元以及第二存储器单元；第三位线，其耦接至所述第二多个存储器单元对中每一种的所述第一掺杂区域； 第四位线，其耦接至所述第二多个存储器单元对中每一种的所述第二掺杂区域； 第二共同位线，其耦接至所述第二多个存储器单元对中每一种的所述共同掺杂区域；以及第二选择线，其耦接至电连接至所述第三位线的第三开关以及耦接至电连接至所述第四位线的第四开关。
3.如权利要求2所述的集成电路，其中所述存储器阵列还包括共同选择线，所述共同选择线耦接至电连接至所述第一共同位线的第五开关以及耦接至电连接至所述第二共同位线的第六开关，其中所述第五开关将所述第一共同位线选择性电连接至预定电位。
4.如权利要求2所述的集成电路，其中所述存储器阵列还包括共同选择线，所述共同选择线耦接至电连接至所述第一共同位线的第五开关以及耦接至所述第二共同位线，其中所述第五开关将所述第一共同位线以及所述第二共同位线选择性电连接至预定电位。
5.如权利要求2所述的集成电路，其中所述存储器阵列还包括经由所述第一开关耦接至所述第一位线的第一全域位线。
6.如权利要求2所述的集成电路，其中所述存储器阵列还包括第二全域位线，所述第二全域位线经由所述第二开关耦接至所述第二位且经由所述第三开关耦接至所述第三位线。
7.如权利要求1所述的集成电路，其中所述存储器单元中的每一种包括浮动栅极电荷储存部件。
8.如权利要求1所述的集成电路，其中所述存储器单元中的每一种包括介电电荷储存部件。
9.如权利要求1所述的集成电路，其还包括电路单位，其施加偏压配置以写入所述第一存储器，其中所述偏压配置包含 向所述衬底施加衬底电压； 向第一全域位线施加第一电压； 向第二全域位线施加第二电压；接通第一选择线以将所述第一全域位线耦接至所述第一存储器单元的所述第一掺杂区域，且将所述第二全域位线耦接至所述第二存储器单元的所述第二掺杂区域； 断开共同选择线以浮动耦接至所述共同掺杂区域的共同位线；以及向耦接至所述第一存储器单元的所述第一控制栅极以及所述第二存储器单元的所述第二控制栅极的字线施加第三电压。
10.如权利要求9所述的集成电路，其中所述写入偏压配置还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
11.如权利要求9所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
12.如权利要求9所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
13.如权利要求12所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述衬底施加第四电压；向所述第一全域位线施加第五电压；接通所述第一选择线以将所述第一全域位线耦接至所述第一存储器单元的所述第一掺杂区域；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
14.如权利要求12所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向所述衬底施加第五电压；由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
15.如权利要求12所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向所述衬底施加第五电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
16.如权利要求9所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
17.如权利要求16所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述衬底施加第四电压；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
18.如权利要求16项所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 接通所述第一选择线以将所述第一全域位线耦接至所述第一掺杂区域，且将所述第二全域位线耦接至所述第二掺杂区域；向所述第一全域位线以及所述第二全域位线中的一种施加第四电压； 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
19.如权利要求16所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 接通所述第一选择线以将所述第一全域位线耦接至所述第一掺杂区域，且将所述第二全域位线耦接至所述第二掺杂区域；向所述第一全域位线以及所述第二全域位线中的一种施加第四电压； 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
20.如权利要求9所述的集成电路，其中所述电路单位还包括读取偏压配置，包含 向所述第一全域位线施加第四电压；接通所述第一选择线以将所述第一全域位耦接至所述第一存储器单元的所述第一掺杂区域；接通所述共同选择线以将所述共同位线电连接至所述共同掺杂区域，由此将第五电压施加于所述共同掺杂区域；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此在所述第一全域位线处提供与所述第一存储器单元的临限电压相关联的电流。
21.一种集成电路，其包括 位于衬底上的存储器阵列，其包含多个存储器单元，其以列以及行配置，每一存储器单元具有两个掺杂区域以及位于其间的一通道区域，每一对相邻存储器单元由共同掺杂区域耦接，每一存储器单元具有位于所述通道区域上的电荷储存部件以及位于所述电荷储存部件上的控制栅极；第一字线，其耦接至同一列中的所述存储器单元，所述存储器单元中的每一种经指定为第N存储器单元；多个位线，每一位线经指定为第N位线，所述第N位线耦接至由所述第N存储器单元与第N-I存储器单元共享的掺杂区域；第一全域位线，其耦接至所述第一位线以及所述第五位线； 第二全域位线，其耦接至所述第三位线以及所述第七位线； 第三全域位线，其耦接至所述第二位线以及所述第六位线； 第四全域位线，其耦接至所述第四位线以及所述第八位线； 第一选择线，其将所述第一全域位线经由第一开关耦接至所述第一位线； 第二选择线，其将所述第二全域位线经由第二开关耦接至所述第三位线；第三选择线，其将所述第一全域位线经由第三开关耦接至所述第五位线； 第四选择线，其将所述第二全域位线经由第四开关耦接至所述第七位线； 第五选择线，其将所述第三全域位线经由第五开关耦接至所述第二位线，所述第五选择线将所述第三全域位线经由第六开关耦接至所述第六位线；以及第六选择线，其将所述第四全域位线经由第七开关耦接至所述第四位线，所述第六选择线将所述第四全域位线经由第八开关耦接至所述第八位线。
22.如权利要求21所述的集成电路，其中所述多个存储器单元中的每一种包括包含浮动栅极的电荷储存部件。
23.如权利要求21所述的集成电路，其中所述多个存储器单元中的每一种包括包含介电材料的电荷储存部件。
24.如权利要求21所述的集成电路，其还包括 电路单位，其执行包括以下的步骤自所述多个存储器单元选择第一存储器单元以及第二存储器单元，所述第一存储器单元包含第一掺杂区域、第二掺杂区域以及位于其间的第一通道区域，所述第二存储器单元包含所述第二掺杂区域、所述第三掺杂区域以及位于其间的第二通道区域； 施加偏压配置以写入所述第一存储器，其中所述偏压配置包含 向所述衬底施加衬底电压； 向所述第一全域位线施加第一电压； 向所述第二全域位线施加第二电压；接通所述第一开关以将所述第一全域位线耦接至电连接至所述第三掺杂区域的所述第一位线；接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；断开所述第五开关以将所述第三全域位线自连接至所述第一存储器单元的所述第二掺杂区域的所述第二位线去耦；向耦接至所述第一存储器单元的所述第一控制栅极以及所述第二存储器单元的所述第二控制栅极的字线施加第三电压。
25.如权利要求M所述的集成电路，其中所述偏压配置还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
26.如权利要求M所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
27.如权利要求M所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
28.如权利要求27所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述衬底施加第四电压；向所述第二全域位线施加第五电压；接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
29.如权利要求27所述的集成电路，其中所述电路还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向所述衬底施加第五电压；由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
30.如权利要求27所述的集成电路，其中所述电路还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向所述衬底施加第五电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
31.如权利要求M所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
32.如权利要求31所述的集成电路，其中所述步骤还包括选择相邻于所述第一存储器单元的第三存储器单元，所述第三存储器单元包括所述第一掺杂区域、第四掺杂区域、位于所述第一掺杂区域与所述第四掺杂区域之间的第三通道区域、上覆于所述第三通道区域的第三电荷储存部件、上覆于所述第三通道区域的第三控制栅极；向所述第四全域位线施加第四电压；接通所述第七开关以将所述第四全域位线耦接至电连接至所述第四掺杂区域的所述第四位线，使得所述第三电荷储存部件免于写入；其中所述第四电压不大于所述第二电压。
33.如权利要求31所述的集成电路，其中所述电路还包括擦除偏压配置，包含 向所述衬底施加第四电压；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
34.如权利要求31所述的集成电路，其中所述电路还包括擦除偏压配置，包含 向所述第二全域位线施加第四电压；接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
35.如权利要求31所述的集成电路，其中所述电路还包括擦除偏压配置，包含 向所述第二全域位线施加第四电压；接通所述第二开关以将所述第二全域位线耦接至电连接至所述第一掺杂区域的所述第三位线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
36.如权利要求M所述的集成电路，其中所述电路还包括读取偏压配置，包含向所述第二全域位线施加第四电压； 向所述第三全域位线施加第五电压；接通所述第二选择线以将所述第二全域位线耦接至电连接至所述第一存储器单元的所述第一掺杂区域的所述第三位线；向耦接至所述第一存储器单元的所述控制栅极的所述字线施加第六电压； 接通所述第五选择线以将所述第三全域位线电耦接至电连接至所述第一存储器单元的所述第二掺杂区域的所述第二位线，由此在所述第二全域线与所述第三全域位线中的一种处提供与所述第一存储器单元的临限电压相关联的电流。
37.一种集成电路，其包括 位于衬底上的存储器阵列，其包含多个存储器单元，其以列以及行配置，每一存储器单元具有两个掺杂区域以及位于其间的一通道区域，每一对相邻存储器单元共享一共同掺杂区域，每一存储器单元具有位于所述通道区域上的电荷储存部件以及位于所述电荷储存部件上的控制栅极；第一字线，其耦接至同一列中的所述存储器单元，所述存储器单元中的每一种经指定为第N存储器单元；多个位线，每一位线经指定为第N位线，所述第N位线耦接至由所述第N存储器单元与第N-I存储器单元共享的掺杂区域；第一全域位线，其分别经由第一开关以及第二开关而耦接至所述第一位线以及所述第五位线；第二全域位线，其分别经由第三开关以及第四开关而耦接至所述第二位线以及所述第六位线；第三全域位线，其分别经由第五开关以及第六开关而耦接至所述第三位线以及所述第七位线；第四全域位线，其分别经由第七开关以及第八开关而耦接至所述第四位线以及所述第八位线。
38.如权利要求37所述的集成电路，其中所述多个存储器单元中的每一种包括包含浮动栅极的电荷储存材料。
39.如权利要求37所述的集成电路，其中所述多个存储器单元中的每一种包括包含介电材料的电荷储存部件。
40.如权利要求37所述的集成电路，其还包括 电路单位，其执行包括以下的步骤自多个单元选择第一存储器单元以及第二存储器单元，其中所述第一存储器单元包含第一掺杂区域、第二掺杂区域、位于所述第一掺杂区域与所述第二掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件以及上覆于所述第一电荷储存部件的第一控制栅极，所述第二存储器单元包含第二掺杂区域以及第三掺杂区域、位于所述第二掺杂区域与所述第三掺杂区域之间的第二通道区域以及上覆于所述第二通道区域的第二控制栅极；施加偏压配置以写入所述第一存储器，其中所述偏压配置包含向所述衬底施加衬底电压； 向所述第一全域位线施加第一电压； 向所述第三全域位线施加第二电压；向耦接至所述第一控制栅极以及所述第二控制栅极的所述字线施加第三电压； 接通所述第一开关以将所述第一全域位线耦接至连接至所述第三掺杂区域的所述第一位线；接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；以及断开所述第三开关以将所述第二全域位线自电连接至所述第二掺杂区域的所述第二位线去耦。
41.如权利要求40所述的集成电路，其还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
42.如权利要求40所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
43.如权利要求40所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
44.如权利要求43所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述衬底施加第四电压；向所述第三全域位线施加第五电压；接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
45.如权利要求43所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向衬底施加第五电压；由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
46.如权利要求43所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压； 向所述衬底施加第五电压；由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
47.如权利要求40所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
48.如权利要求47、所述的集成电路，其中所述步骤还包括选择相邻于所述第一存储器单元的第三存储器单元，所述第三存储器单元包括所述第一掺杂区域、第四掺杂区域、位于所述第一掺杂区域与所述第四掺杂区域之间的第三通道区域、上覆于所述第三通道区域的第三电荷储存部件、上覆于所述第三通道区域的第三控制栅极；向所述第四全域位线施加第四电压；接通所述第七开关以将所述第四全域位线耦接至连接至所述第四掺杂区域的所述第四位线，使得所述第三电荷储存部件免于写入，其中所述第四电压不大于所述第二电压。
49.如权利要求47所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述衬底施加第四电压；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
50.如权利要求47所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述第三全域位线施加第四电压；接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
51.如权利要求47所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述第三全域位线施加第四电压；接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
52.如权利要求40所述的集成电路，其中所述电路单位还包括读取偏压配置，包含 向所述第三全域位线施加第四电压；向所述第二全域位线施加第五电压；接通所述第五开关以将所述第三全域位线耦接至连接至所述第一掺杂区域的所述第三位线；接通所述第三开关以将所述第二全域位线耦接至连接至所述第二掺杂区域的所述第二位线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此在所述第三全域位线与所述第二全域线中的一种处提供与所述第一存储器单元的临限电压相关联的电流。
53.一种用于写入衬底上的存储器阵列中标号为1至N的多个存储器单元的方法，其中N为整数，所述多个存储器单元包含标号为1至N的多个栅极区域，每一栅极区域包含电荷储存材料；标号为1至N+1的多个掺杂区域，所述掺杂区域中的每一种安置于两个相邻栅极区域之间，第k掺杂区域经组态为第k存储器单元的漏极，第k+Ι掺杂区域经组态为第 k存储器单元的源极且经组态为第k+Ι存储器单元的漏极；以及字线，其耦接至所述多个存储器单元中每一种的控制栅极，所述用于写入所述多个存储器单元的方法包括擦除所述多个存储器单元中的每一种；以及以自单元1至单元N的次序写入所述多个存储器单元中的每一种，其中写入第k存储器单元，k = 1至N，包含向所述衬底施加衬底电压；向所述字线施加第一电压以接通第k单元以及第k+Ι存储器单元，所述第k存储器单元以及所述第k+Ι存储器单元为经擦除存储器单元； 向第k掺杂区域施加第二电压； 浮动第k+Ι掺杂区域；以及向第k+2掺杂区域施加第三电压，由此将热载流子注入至所述第k存储器单元中的电荷储存材料中，以写入所述第k存储器单元。
54.如权利要求53所述的写入方法，其中每一栅极区域包含基于介电质的电荷储存材料，其中写入所述第k存储器单元引起将热载流子注入至所述第k存储器单元的所述电荷储存材料的相邻于所述第k掺杂区域的一部分。
55.一种集成电路，其包括 位于衬底上的存储器阵列，其包含多个存储器单元串，相邻存储器单元串藉由隔离区域而彼此分离，每一存储器单元串包含串联耦接的多个存储器单元，每一相邻存储器单元对由掺杂区域耦接；多个字线，所述字线中的每一种耦接至来自所述多个存储器单元串中的每一种的存储器单元；多个位线，每一位线耦接至相应存储器单元串中的每隔一掺杂区域； 共同源极线，其耦接至所述多个存储器串中每一种中的未耦接至任一所述位线的每隔一掺杂区域；第一全域位线，其耦接至第一位线以及第三位线； 第二全域位线，其耦接至第二位线以及第四位线； 第三全域位线，其耦接至第五位线以及第七位线； 第四全域位线，其耦接至第六位线以及第八位线；第一选择线，其耦接至将所述第一全域位线电连接至所述第一位线的第一开关，所述第一选择线耦接至将所述第三全域位线电连接至所述第五位线的第五开关；第二选择线，其耦接至将所述第二全域位线电连接至所述第二位线的第二开关，所述第二选择线耦接至将所述第四全域位线电连接至所述第六位线的第六开关；第三选择线，其耦接至将所述第一全域位线电连接至所述第三位线的第三开关，所述第三选择线耦接至将所述第三全域位线电连接至所述第七位线的第七开关；第四选择线，其耦接至将所述第二全域位线电连接至所述第四位线的第四开关，所述第四选择线耦接至将所述第四全域位线电连接至所述第八位线的第八开关；以及第五选择线，其耦接至将全域源极线电连接至所述共同源极线的第九开关。
56.如权利要求55所述的集成电路，其中所述多个存储器单元中的每一种包括包含浮动栅极的电荷储存部件。
57.如权利要55所述的集成电路，其中所述多个存储器单元中的每一种包括包含介电材料的电荷储存部件。
58.如权利要求55所述的集成电路，其中所述存储器单元阵列包含第一存储器单元以及第二存储器单元，所述第一存储器单元以及所述第二存储器单元由隔离区域而分离，所述第一存储器单元包含第一掺杂区域、第二掺杂区域以及第一控制栅极，所述第二存储器单元包含第三掺杂区域、第四掺杂区域以及第二控制栅极，所述第一以及所述第二控制栅极耦接至字线，所述第一掺杂区域耦接至所述第一位线，所述第三掺杂区域耦接至所述第二位线，所述第二掺杂区域以及所述第四掺杂区域耦接至共同源极线，所述集成电路还包括电路单位，其施加偏压配置以写入所述第一存储器，其中所述偏压配置包含向所述衬底施加衬底电压；向所述第一全域位线施加第一电压；向所述第二全域位线施加第二电压；向耦接至所述第一单元的所述第一控制栅极以及所述第二单元的所述第二控制栅极的所述字线施加第三电压；接通所述第一开关以将所述第一全域位线耦接至所述第一位线； 接通所述第二开关以将所述第二全域位线耦接至所述第二位线；以及断开所述第九开关以将所述全域源极线自所述共同源极线去耦。
59.如权利要求58所述的集成电路，其中所述偏压配置还包含向未耦接至所述第一存储器单元的字线施加接地电压或负电压。
60.如权利要求58所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。
61.如权利要求58所述的集成电路，其中所述偏压配置接通所述第一通道区域以及所述第二通道区域，且将第一类型电荷注入至所述第一存储器单元的电荷储存层。
62.如权利要求61所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述衬底施加第四电压；向所述第一全域位线施加第五电压；接通所述第一开关以将所述第一全域位线耦接至所述第一位线；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此将第二类型电荷注入至所述第一存储器单元的所述电荷储存层。
63.如权利要求61所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向衬底施加第五电压；由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
64.如权利要求61所述的集成电路，其中所述电路还包括擦除偏压配置，包含 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第四电压；以及向所述衬底施加第五电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
65.如权利要求58所述的集成电路，其中所述偏压配置将第一类型电荷注入至所述第一存储器单元的电荷储存层，且其不足以接通所述第一通道区域。
66.如权利要求65所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含向所述衬底施加第四电压；以及向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压，由此将第二类型电荷自所述第一控制栅极注入至所述第一存储器单元的所述电荷储存层。
67.如权利要求65所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述第一全域位线施加第四电压；接通所述第一开关以将所述第一全域位线耦接至所述第一位线； 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此将第二类型电荷自所述衬底注入至所述第一存储器单元的所述电荷储存层。
68.如权利要求65所述的集成电路，其中所述电路单位还包括擦除偏压配置，包含 向所述第一全域位线施加第四电压；接通所述第一开关以将所述第一全域位线耦接至所述第一位线； 向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第五电压；以及向所述衬底施加第六电压，由此自所述第一存储器单元的所述电荷储存层移除所述第一类型电荷。
69.如权利要求58所述的集成电路，其中所述电路单位还包括读取偏压配置，包含 向所述第一全域位线施加第四电压；向所述全域源极线施加第五电压；接通所述第一开关以将所述第一全域位线耦接至连接至所述第一掺杂区域的所述第一位线；接通所述第九开关以将所述全域源极线耦接至连接至所述第二掺杂区域的所述共同源极线；向耦接至所述第一存储器单元的所述第一控制栅极的所述字线施加第六电压， 由此在所述第一全域线处提供与所述第一存储器单元的临限电压相关联的电流。
全文摘要
本发明公开了一种包括减少穿通泄漏的非挥发性存储器单元的集成电路，每一存储器单元具有漏极、源极、通道、以及上覆于电荷储存材料及通道的控制栅极。第一存储器单元的源极耦接至第二存储器单元的漏极。将一电压施加于第一存储器单元的漏极，且将第二存储器单元的源极接地。此方法包含浮动第二存储器单元的漏极及第一存储器单元的源极，并接通第一及第二存储器单元的通道，从而有效形成一扩展通道区域。将热载流子注入至第一单元的电荷储存材料以写入第一存储器单元。扩展通道降低电场并减少未选定存储器单元中的穿通泄漏。
文档编号G11C16/10GK102568584SQ201210043400
公开日2012年7月11日 申请日期2008年11月6日 优先权日2007年11月6日
发明者张力禾, 欧天凡, 蔡文哲, 黄竣祥 申请人:旺宏电子股份有限公司