专利名称：逻辑器件及具有该逻辑器件的半导体封装的制作方法
技术领域：
本公开涉及逻辑器件以及包括该逻辑器件的半导体封装，并且更加具体来说，涉及通过使用非易失性存储器件可实时重新配置的逻辑器件。
背景技术：
近来，可重新配置逻辑器件——例如可以由用户容易且任意设计的可编程逻辑器件(PLD)——的使用变得普遍起来。用户可以通过控制逻辑器件中所包括的互连线路当中的信号布线(routing)来重新配置逻辑器件以执行期望的操作。
发明内容
提供可快速重新配置的逻辑器件以及包括该逻辑器件的半导体封装。其它方面将在随后的描述中部分地阐述，并且部分地，将从所述描述中变得清楚，或者可以通过所给出的实施例的实践习得。根据本发明的一方面，一种逻辑器件包括第一功能块，用于根据第一操作信息执行第一操作以及根据第二操作信息执行第二操作；以及第二功能块，用于根据第一操作信息执行第三操作以及根据第二操作信息执行第四操作。第一功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第一操作或者第二操作。第二功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第三操作或者第四操作。第一功能块接收可以包含配置信息的第一输入信号，并且根据第一操作或者第二操作生成第一输出信号。第一功能块可以包括多个第一存储器件，可以使用多个第一存储器件中的一些执行第一操作，并且可以使用其它第一存储器件执行第二操作。第二功能块接收可以接收包含配置信息的第二输入信号，并且根据第三操作或者第四操作生成第二输出信号。第二功能块可以包括多个第二存储器件。可以使用多个第二存储器件中的一些执行第三操作。可以使用其它第二存储器件执行第四操作。多个第一存储器件中的每一个可以包括多个可重新配置的非易失性存储器件。所述多个可重新配置的非易失性存储器件可以以阵列形式布置。所述逻辑器件还可以包括互连单元，其基于多条互连信息连接第一功能块和第二功能块，所述互连单元可以接收配置信息，从多条互连信息当中选择一条互连信息，以及基于所选择的互连信息连接第一功能块和第二功能块。所述互连单元可以包括开关器件，用于根据控制信号连接第一功能块和第二功能块；以及配置单元，用于生成所述控制信号。所述配置单元可以包括用于存储多条互连信息的多个第三存储器件。多个第三存储器件可以包括多个非易失性存储器件。
所述配置单元还可以包括连接至多个第三存储器件的选择器。所述选择器可以基于所述配置信息选择多个第三存储器件中的一个，以读取所述多条互连信息。所述配置单元还可以包括锁存器，用于从所述多个第三存储器件读取所述多条互连信息以及存储所读取的互连信息。所述锁存器可以包括第一倒相器，其包括连接至电源电压端子的第一上拉晶体管和串联连接至第一上拉晶体管的第一下拉晶体管；第二倒相器，其包括连接至所述电源电压端子的第二上拉晶体管和串联连接至第二上拉晶体管的第二下拉晶体管，其中第二倒相器和第一倒相器彼此交叉连接；；以及均衡器，用于基于使能条信号连接第一下拉晶体管的栅极和第二下拉晶体管的栅极。所述开关器件的控制端子可以连接到第一上拉晶体管与第一下拉晶体管之间的节点。
所述多个第三存储器件可以连接在第一下拉晶体管的源极与地电压端子之间。所述配置单元还可以包括连接在第二下拉晶体管的源极与地电压端子之间的偏
置晶体管。根据本发明的另一方面，一种包括多个逻辑块的逻辑器件，每个逻辑块包括多个功能块。所述功能块中的每一个根据多条操作信息执行多个操作。所述功能块中的每一个接收配置信息，基于所述配置信息从所述多条操作信息当中选择一条操作信息，以及基于所选择的操作信息执行所述多个操作中的一个。所述多个逻辑块中的每一个可以包括至少一个互连单元，用于基于多条互连信息连接所述多个功能块。所述互连单元可以接收所述配置信息，基于所述配置信息从所述多条互连信息当中选择一条互连信息，以及基于所选择的互连信息连接所述多个功能块。所述互连单元可以包括第一开关器件和第一配置单元。第一配置单元可以包括多个存储器件，用于存储多条互连信息；以及选择器，其连接至多个存储器件。所述选择器可以基于所述配置信息选择多个存储器件中的一个，以读取所述多条互连信息。所述逻辑器件还可以包括连接块，其包括用于基于多条连接信息连接所述多个逻辑块的多个连接单元。所述多个连接单元中的每一个可以接收配置信息，基于所述配置信息从所述多条连接信息当中选择一条连接信息，并且基于所选择的连接信息连接所述多个逻辑块。所述多个连接单元中的每一个可以包括第二开关器件和第二配置单元。第二配置单元可以包括多个存储器件，用于存储多条连接信息；以及选择器，其连接至多个存储器件。所述选择器可以基于所述配置信息选择多个存储器件中的一个，以读取所述多条连接信息。所述逻辑器件还可以包括多个连接块，用于连接所述多个逻辑块；以及布线块，其包括用于基于多条布线信息连接所述多个连接块的多个布线单元。所述多个布线单元中的每一个可以接收配置信息，基于所述配置信息从所述多条布线信息当中选择一条布线信息，并且基于所选择的布线信息连接所述多个连接块。所述多个布线单元中的每一个可以包括第一传输单元，用于以从第一端子到第二端子的方向传送信号；以及第二传输单元，用于以从第二端子到第一端子的方向传送信号。
第一传输单元和第二传输单元中的每一个可以包括第三配置单元。第三配置单元可以包括多个存储器件，用于存储多条布线信息；以及选择器，其连接至多个存储器件。所述选择器可以基于所述配置信息选择多个存储器件中的一个，以读取所述多条布线信
肩、O根据本发明的另一方面，一种半导体封装包括半导体芯片，其包括逻辑器件；以及印刷电路板(PCB)，所述半导体芯片安装于其上。所述逻辑器件包括第一功能块，用于根据第一操作信息执行第一操作以及根据第二操作信息执行第二操作；以及第二功能块，用于根据第一操作信息执行第三操作以及根据第二操作信息执行第四操作。第一功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第一操作或者第二操作。第二功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第三操作或者第四操作。所述PCB可以包括用于接收所述配置信息的外部端子。
所述逻辑器件可以是可编程逻辑器件，其包括现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)或者通用阵列逻辑(GAL)。根据本发明的另一方面，一种半导体封装包括半导体芯片，其包括逻辑器件；以及印刷电路板(PCB)，所述半导体芯片安装于其上。所述逻辑器件包括连接块，其包括用于基于多条连接信息连接所述多个逻辑块的连接单元。所述连接单元接收配置信息，基于所述配置信息从所述多条连接信息当中选择一条连接信息，并且基于所选择的连接信息连接所述多个逻辑块。
这些和/或其它方面和优点将从下面结合附图对实施例的描述中变得明显并且更加容易理解，附图中图I是包括通用逻辑器件和外部存储器件的电子电路模块的示意性框图；图2是根据本发明的实施例的、包括逻辑器件的电子电路模块的示意性框图；图3和图4是分别示出根据本发明的实施例的、包括在逻辑器件中的功能块的示意性框图；图5是根据本发明的另一实施例的、包括在逻辑器件中的功能块的示意性框图；图6是根据本发明的实施例的、包括在逻辑器件中的逻辑块的示意性框图；图7是示出根据本发明的实施例的半导体封装的示意性剖视图；图8是根据本发明的另一实施例的、包括在逻辑器件中的逻辑块的示意性框图；图9是在图8中示出的逻辑块的经修改的示例的电路图，其中具体地示出了互连块；图10是示出根据本发明的实施例的、图9的互连单元处于读模式下的情况的电路图；图11是根据本发明的实施例的、在读模式下使用的信号的时序图；图12是示出根据本发明的实施例的、图9的互连单元处于写模式下的情况的电路图13是根据本发明的实施例的、在写模式下使用的信号的时序图；图14是根据本发明的另一实施例的逻辑器件的示意性框图；图15是根据本发明的另一实施例的逻辑器件的示意性框图；图16是具体地示出包括在图15的逻辑器件中的连接块、逻辑块和输入/输出(I/O)端子的框图；图17是示出图16的逻辑器件被配置为像图6的逻辑器件那样起作用的情况的示意图；图18是具体地示出根据本发明的实施例的、在图15中示出的布线块的框图；以及
图19是具体示出根据本发明的实施例的、在图15中示出的布线块中的多个布线单元中的每一个中包括的传输单元的电路图。
具体实施例方式现在将详细参照实施例，在附图中示出实施例的例子，其中贯穿附图同样的参考标记指代同样的元件。在这点上，所给出的实施例可以具有不同形式并且不应当解释为受限于这里所阐述的描述。因此，以下仅仅通过参考附图描述实施例，以解释本说明书的方面。然而，本发明可以以许多不同形式具体实现而且不应当将本发明解释为受限于这里阐述的实施例。相反，提供这些实施例是为了使本公开全面彻底并且将本发明的概念充分地传达给本领域普通技术人员。这里使用的术语仅用于描述特定实施例的目的，而不在于限制本发明。如这里所使用的那样，单数形式“一”、“一个”和“该”也将包括复数形式，除非上下文清楚地表示不是如此。还将理解，术语“包括”和/或“包含”当在本说明书中使用时指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件或它们的组合的存在或添加。如这里所使用的那样，术语“和/或”包括一个或多个关联列出项中的任一个或者它们的所有组合。应当理解，尽管这里可以使用术语第一、第二、第三等等来描述各种元素、组件、区域、层和/或部分，但是这些元素、组件、区域、层和/或部分不应当受这些术语所限。这些术语仅用于将一个元素、组件、区域、层或者部分与另一区域、层或者部分区分开来。因此，下面讨论的第一元素、组件、区域、层或者部分可以被称为第二元素、组件、区域、层或者部分，而不脱离本发明的教导。这里参考截面图示描述本发明的实施例，这些截面图示是本发明的理想实施例的示意性图示。如此，由于例如生产工艺和/或容差，图示的形状的变化是可能的。因此，本发明的实施例不应当被解释为受限于这里示出的区域的特定形状，而是将包括例如由于制造而导致的形状上的偏差。图I是包括通用逻辑器件10和外部存储器件15的电子电路模块I的示意性框图。参考图1，电子电路模块I可以包括具有多个逻辑块11、12、13和14的逻辑器件10，以及外部存储器件15。逻辑器件10是可编程逻辑器件(PLD)，例如现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)或者通用阵列逻辑(GAL)。外部存储器件15存储关于包括在逻辑器件10中的多个逻辑块11至14之间的互连线路的连接信息。外部存储器件15可以是，例如，闪存或者只读存储器(ROM)。当向电子电路模块I提供电 力时，存储在外部存储器件15中的连接信息被载入逻辑器件10中。多个逻辑块11至14基于所述连接信息彼此连接。逻辑器件10的操作是根据多个逻辑块11至14之间的连接定义的。因此，为了定义逻辑器件10的操作，应当对关于多个逻辑块11至14之间的互连线路的连接信息进行编程，所编程的连接信息应当存储在外部存储器件15中，并且所存储的连接信息应当载入逻辑器件10中。因此，难以实时重新配置逻辑器件10。而且，为了操作逻辑器件10，外部存储器件15应当包括在逻辑器件10中，这增加了电子电路模块I的大小及其制造成本。图2是根据本发明的实施例的、包括逻辑器件20的电子电路模块2的示意性框图。参考图2，电子电路模块2可以包括具有多个逻辑块21、22、23和24的逻辑器件20。在当前实施例中，逻辑器件20可以包括多个非易失性存储器件(未示出)。多个非易失性存储器件可以分别布置在多个逻辑块21至24之间的互连线路彼此相交的区域中，或者分别布置在多个逻辑块21至24中的每一个中所包括的多个功能块(未示出)之间的互连线路彼此相交的区域中。可以通过写入——例如，编程——关于多个非易失性存储器件的数据，例如，互连信息、连接信息和布线信息，来控制多个逻辑块21至24之间的互连线路之间的布线或者控制包括在多个逻辑块21至24中的每一个中的多个功能块之间的互连线路之间的布线。如上所述，因为逻辑器件20包括多个非易失性存储器件，所以不同于电子电路模块I中那样，电子电路模块2不需要另外包括外部存储器件。因此，为了重新定义逻辑器件20的操作，也即，为了重新配置逻辑器件20的操作，可以在多个非易失性存储器件中实时编程关于多个逻辑块21至24之间的或者多个逻辑块21至24中的每一个中所包括的多个功能块之间的互连线路的连接信息，并且多个逻辑块21至24或者多个逻辑块21至24中的每个中所包括的功能块可以基于所编程的连接信息彼此连接。因此，逻辑器件20可以被容易地实时重新配置，并且可以不包括外部存储器件，从而缩减电子电路模块2的大小。图3和图4是分别示出根据本发明的实施例的、包括在逻辑器件(未示出)中的功能块30和30a的示意性框图。该逻辑器件可以包括多个逻辑块，每个逻辑块可以具有多个功能块30。这里，功能块30可以被定义为可以从一种数据格式变换为另一种数据格式的块。更具体地说，功能块30可以包括多个存储单元(未示出)，并且可以将与输入信号相关的所有可能的输出信号以表的形式存储在多个存储单元中。功能块30可以基于这些以表的形式存储的信息执行操作。例如，功能块30可以接收输入信号并且根据输入信号访问和输出以表的形式存储的信息。功能块30可以具体实现为知识产权(IP)块或者查找表(LUT)块。在图3和图4中假定功能块30和30a是LUT块。参考图3，功能块30可以接收包含配置信息的输入信号并且可以基于配置信息执行各种操作。总的来说，功能块接收用于执行一个操作的输入信号并且将根据输入信号访问的信息作为输出信号输出。然而，应当注意，根据当前实施例的功能块30可以接收用于执行各种操作的输入信号，也即，包含配置信息的输入信号。换句话说，在根据当前实施例的功能块30 (或者包括功能块30的逻辑器件)中，每个存储单元被划分为配置区域和数据区域。功能块30接收包含配置信息的输入信号，根据配置信息仅仅访问数据区域，并且将访问的结果作为输出信号输出。因此，根据当前实施例的功能块30可以执行各种操作。例如，如果配置信息是2比特信号，那么操作信息就可以如表I所示那样定义。表I
配置信息操作信息
纠错码(ECC)-第一操作信息 ~01算术和逻辑单元(ALU)-第二操作信息
10压缩-第二操作ig息"TI安全-第四操作信息参考表I，功能块30可以执行根据第一操作信息(例如，ECC)的操作、根据第二操作信息(例如，ALU)的操作、根据第三操作信息(例如，压缩)的操作、以及根据第四操作信息(例如，安全)的操作。在这种情况下，功能块30可以接收配置信息，选择第一至第四操作信息其中之一，并且执行与所选择的操作信息相应的操作。尽管未示出，但是功能块30可以包括多个存储器件，并且可以使用多个存储器件执行与第一至第四操作信息相应的操作。例如，如果包含在输入信号中的配置信息是‘00’，那么就可以从四个6比特LUTR)、F1、F2和F3当中访问存储在第一个6比特LUT H)中的数据。因此，功能块30可以执行与第一操作信息，例如，ECC，相应的操作。可以基于多个存储器件的第一部分执行该操作。如果包含在输入信号中的配置信息是‘01’，那么就可以从四个6比特LUT F0,FUF2和F3当中访问存储在第二个6比特LUT Fl中的数据。因此，功能块30可以执行与第二操作信息，例如，ALU,相应的操作。可以基于多个存储器件的第二部分执行该操作。如果包含在输入信号中的配置信息是‘10’，那么就可以从四个6比特LUT F0,FUF2和F3当中访问存储在第三个6比特LUT F2中的数据。因此，功能块30可以执行与第三操作信息，例如，压缩，相应的操作。可以基于多个存储器件的第三部分执行该操作。如果包含在输入信号中的配置信息是‘11’，那么就可以从四个6比特LUT F0.FUF2和F3当中访问存储在第四个6比特LUT F3中的数据。因此，功能块30可以执行与第四操作信息，例如，安全，相应的操作。可以基于多个存储器件的第四部分执行该操作。因此，根据当前实施例的功能块30可以接收包含配置信息和外部信息的第一输入信号，并且可以根据从多个操作当中选择的操作生成输出信号。即使通用功能块和通用逻辑器件是可重新配置的，也应当单独重新配置通用功能块以执行各种操作，并且这样的重新配置需要大量时间。然而，根据当前实施例的功能块30和包括功能块30的逻辑器件可以被设置为根据配置信息执行各种操作，而不需另外重新配置。因此，功能块30可以在短时间内执行各种操作。功能块30的一个这样的操作可以如图4中的功能块30a的框图所示。首先，基于包含在输入信号中的外部信息访问存储在四个6比特LUT F0.FUF2和F3中的数据，并且仅将通过多路复用器从所访问的存储在四个6比特LUT H)至F3中的数据当中选择的数据作为输出信号输出。对本领域普通技术人员明显的是，尽管图3和图4不同地示出功能块的操作，也即以不同的顺序示出功能块的操作，但是执行操作的结果是相同的。图5是根据本发明的另一实施例的包括在逻辑器件中的功能块30b的示意性框图。如参考图3所描述的那样，功能块30b可以包括多个存储器件(未示出)。例如，多个存储器件可以包括可重新配置的非易失性存储器件。图5示出根据本发明的另一实施例的、包括以阵列形式布置的非易失性存储器件35的功能块30b。非易失性存储器件35基于操作信息(见表I)存储数据。可以根据输入信号访问所存储的数据并且将其作为输出信号输出。在这种情况下，输入信号可以用作一种地址信号。输入信号不仅可以包括用于执行操作的外部信号，而且可以包括用于从多个操作当中选择操作的配置信息。例如，如果输入信号是8比特信号，那么该8比特信号的头两个 比特可以包括配置信息，而该8比特输入信号的其它六个比特可以包括外部信息。在这种情况下，非易失性存储器件的总数可以是256并且可以根据8比特输入信号来访问。参考图3，非易失性存储器件可以被划分为四个部分，每个部分可以包括64个存储器件，也即6比特LUT。例如，从四个部分当中，第一部分可以是用于执行与ECC相关的操作的非易失性存储器件，第二部分可以是用于执行与ALU相关的操作的非易失性存储器件，第三部分可以是用于执行与压缩相关的操作的非易失性存储器件，第四部分可以是用于执行与安全相关的操作的非易失性存储器件。在这种情况下，可以基于2比特配置信息选择第一至第四部分中的某个部分，并且可以根据6比特外部信息将存储在所选择的部分中的数据作为输出信号输出。可以使用接收包含配置信息和外部信息的输入信号并且访问存储在非易失性存储器件中的数据的解码器执行这样的操作。当前实施例是相对于包括多个非易失性存储器件的功能块30b来描述的，但是本发明不局限于此。本发明的主要技术想法之一是可以通过将与多个操作对应的多条操作信息存储在功能块30b中、接收配置信息以及根据配置信息从所存储的操作信息当中访问数据来执行各种操作。对本领域普通技术人员来说明显的是，功能块30b可以包括例如多个静态随机存取存储器(SRAM)，而非多个非易失性存储器件。图6是根据本发明的实施例的、包括在逻辑器件中的逻辑块50的示意性框图。根据当前实施例的逻辑器件可以是图3的逻辑器件的经修改的示例，因此，这里将不再次提供对图6的实施例的、与图3的实施例相同的描述。参考图6，逻辑器件中的逻辑块50可以包括第一功能块30-1和第二功能块30_2。第一功能块30-1可以根据第一操作信息执行第一操作和根据第二操作信息执行第二操作。可以通过接收配置信息选择第一操作信息或者第二操作信息，并且可以基于所选择的操作信息执行第一操作或者第二操作。更具体地说，第一功能块30-1接收包含配置信息和第一外部信息的第一输入信号。尽管未示出，但是第一输入信号还可以包含关于另一功能块(未示出)的输出信号的信息。可以基于互连单元之间的连接确定第一输入信号是否包含关于另一功能块(未示出)的输出信号的信息。
第一功能块30-1可以包括多个第一存储器件35，如图5的实施例中那样。可以根据第一输入信号访问多个第一存储器件。如果配置信息是I比特信号，那么第一功能块30-1可以执行两个操作，例如，第一操作和第二操作。在这种情况下，第一操作可以使用多个第一存储器件中的一些来执行，而第二操作可以使用其它第一存储器件来执行。第一功能块30-1可以输出第一输出信号作为执行第一操作或者第二操作的结果。第二功能块30-2可以根据第一操作信息执行第三操作和根据第二操作信息执行第四操作。可以通过接收配置信息选择第一操作信息或者第二操作信息，并且可以基于所选择的操作信息——例如第一操作信息或者第二操作信息——来执行第三操作或者第四操作。更具体地说，第二功能块30-2接收包含配置信息和第二外部信息的第二输入信号。可选地，第二输入信号还可以包含关于第一输出信号的信息。可以基于互连单兀之间 的连接确定第二输入信号是否包含关于第一输出信号的信息。稍后将参考图8对此进行详细描述。第二功能块30-2可以包括多个第二存储器件(未示出)，如图5的实施例中那样。可以根据第二输入信号访问多个第二存储器件。如果配置信息是I比特信号，那么第二功能块30-2可以执行两个操作，例如，第三操作和第四操作。在这种情况下，第三操作可以使用多个第二存储器件中的一些来执行，并且第四操作可以使用其它第二存储器件来执行。第二功能块30-2可以输出第二输出信号作为执行第三操作或者第四操作的结果。图7是示出根据本发明的实施例的半导体封装1000的示意性剖面图。半导体封装1000可以是图6的逻辑器件的经修改的示例，因此，这里将不再次提供对图7的实施例的、与图6的实施例相同的描述。参考图7，半导体封装1000可以包括半导体芯片1100和印刷电路板(PCB) 1200。在半导体芯片1100中，可以包括逻辑器件(未示出)。例如，该逻辑器件可以是如上参考图3至图6所述的那样。半导体芯片1100可以安装在PCB 1200上。PCB 1200可以包括外部端子1250，诸如焊球(solder ball)。具体来说，外部端子1250可以接收配置信息。经由外部端子1250接收到的配置信息可以经由内部互连单元1260和电线1280被传送到半导体芯片1100中的逻辑器件。如果半导体芯片1100或者半导体封装1000包括通用逻辑单元，那么接收配置信息的外部端子1250就不安装于其上。根据当前实施例的逻辑器件、半导体芯片1100和半导体封装1000可以经由外部端子1250接收配置信息并且可以基于配置信息执行各种操作。因此，对本领域普通技术人员来说明显的是，如果接收用于设置各种操作的配置信息的外部端子1250包括在产品说明书中，那么它将被视为本发明的实施例。图8是根据本发明的另一实施例的包括在逻辑器件中的逻辑块50a的示意性框图。根据当前实施例的逻辑器件可以是图6的逻辑器件的经修改的示例，因此，这里将不再提供对图8的实施例的、与图6的实施例相同的描述。参考图8，逻辑块50a还可以包括用于连接第一功能块30-1和第二功能块30-2的互连单元70。互连单元70可以接收配置信息并且从多条互连信息当中选择一条。互连单元70可以基于所选择的互连信息连接第一功能块30-1和第二功能块30-2。这里，可以通过逻辑器件的操作确定互连信息。互连单元70可以包括开关器件73和配置单元75，以便基于所选择的互连信息连接第一功能块30-1和第二功能块30-2。开关器件73根据控制信号连接第一功能块30-1和第二功能块30_2，并且可以具体实现为例如N型晶体管。如果开关器件73是N型晶体管，那么该N型晶体管的栅极可以用作用于确定第一功能块30-1和第二功能块30-2是否将相互连接的控制端子。配置单元75可以存储互连信息并且可以基于该互连信息生成控制信号。将参考图9详细描述配置单元75的结构。图9是作为图8的逻辑块50a的经修改的示例的逻辑块50b的电路图，其中具体地示出了互连块70。参考图9，配置单元75可以包括多个第三存储器件110、选择器120、 锁存器130、第一写晶体管WTRl、第二写晶体管WTR2和偏置晶体管BTR。多个第三存储器件110中的每一个可以存储互连信息，并且可以包括例如非易失性存储器件。如果逻辑器件执行例如与ECC、ALU、压缩和安全(见表I)相应的四个操作，那么多个第三存储器件110可以包括四个非易失性存储器件。在读操作期间，多个第三存储器件110可以连接在第一下拉晶体管PDTRl与地电压VSS端子之间。选择器120可以连接至多个第三存储器件110并且可以从多个第三存储器件110当中选择一个。为此，选择器120可以包括多个选择晶体管STR和解码器。多个选择晶体管STR可以分别连接至多个第三存储器件110，并且可以分别接收解码器解码出的选择信号CF〈0>、CF〈1>、CF〈2>和CF〈3>，以便将多个第三存储器件110中的一个连接至地电压VSS端子。在读模式下，可以由选择器120基于配置信息选择多个第三存储器件110中的一个，并且可以由所选择的第三存储器件Iio读取互连信息。在写模式下，可以由选择器120基于配置信息选择多个第三存储器件110中的一个，并且可以由所选择的第三存储器件110写入互连信息。稍后将参考图10至13详细描述读模式和写模式下选择器120的操作。锁存器130可以从多个第三存储器件110读取互连信息并且将所读取的互连信息存储在其中。锁存器130可以包括第一倒相器INVl和第二倒相器INV2。第一倒相器INVl可以包括连接至电源电压VDD端子的第一上拉晶体管PUTRl和串联连接至第一上拉晶体管PUTRl的第一下拉晶体管TOTR1。更具体地说，第一上拉晶体管PUTRl可以是P型晶体管，其具有连接至电源电压VDD端子的源极、连接至第一节点NI的漏极以及连接至第二节点N2的栅极。第一下拉晶体管TOTRl可以是N型晶体管，其具有连接至多个第三存储器件110的源极、连接至第一节点NI的漏极以及连接至第二节点N2的栅极。这里，开关器件73的控制端子一例如栅极一可以连接至第一上拉晶体管PUTRl与第一下拉晶体管PDTRl之间的节点——例如第一节点NI。第二倒相器INV2可以包括连接至电源电压VDD端子的第二上拉晶体管PUTR2和串联连接至第二上拉晶体管PUTR2的第二下拉晶体管TOTR2。更具体地说，第二上拉晶体管PUTR2可以是P型晶体管，其具有连接至电源电压VDD端子的源极、连接至第二节点N2的漏极、连接至第一节点NI的栅极。第二下拉晶体管TOTR2可以是N型晶体管，其具有连接至偏置晶体管BTR的源极、连接至第二节点N2的漏极以及连接至第一节点NI的栅极。
第一倒相器INVl与第二倒相器INV2可以通过将第一上拉晶体管PUTRl与第一下拉晶体管PDTRl的栅极连接至第二节点N2以及将第二上拉晶体管PUTR2与第二下拉晶体管PDTR2的栅极连接至第一节点NI来相互交叉连接，从而制造出锁存器130。可选地，锁存器130还可以包括均衡器EQ。均衡器EQ可以基于使能条信号(enablebar signal)nEN来将第一下拉晶体管TOTRl的栅极和第二下拉晶体管TOTR2的栅极连接。更具体地说，均衡器EQ可以是N型晶体管，其具有连接至第一下拉晶体管PDTRl的栅极的源极、连接至第二下拉晶体管TOTR2的栅极的漏极以及经由其接收使能条信号nEN的栅极。第一写晶体管WTRl可以连接至第三存储器件110的一端，第二写晶体管WTR2可以连接至第三存储器件110的另一端。在写模式下，如果写信号WS被提供给第一写晶体管WTRl和第二写晶体管WTR2，那么就可以导通第一写晶体管WTRl和第二写晶体管WTR2以便将经由数据线Din接收到的互连信息和经由数据线nDin接收到的互连信息写入第三存储·器件110。偏置晶体管BTR可以在互连信息从多个第三存储器件110中的一个被读取的同时提供参考电阻值。例如，如果存储在第三存储器件110中的电阻值当互连信息表示断开状态一例如‘0’ 一时是IkQ，并且当互连信息表示连接状态一例如‘I’ 一时是1ΜΩ，那么偏置晶体管BTR可以被设置为具有50kQ的电阻值。在读模式期间，偏置晶体管BTR可以连接至第二下拉晶体管TOTR2的源极以及地电压VSS端子。尽管在当前实施例中使用偏置晶体管BTR——其是有源器件，但是可以使用电阻器件——其是无源器件，来提供参考电阻值。尽管当前实施例是相对于包括多个非易失性存储器件的多个第三存储器件110来描述的，但是本发明不局限于此。本发明的主要技术想法之一是可以通过将与多条操作信息相应的多条互连信息存储在多个第三存储器件110中、接收配置信息以及根据配置信息从所存储的操作信息当中访问互连信息，来使用第一功能块30-1和第二功能块30-2执行各种操作。对本领域普通技术人员来说明显的是，多个第三存储器件110可以包括例如多个SRAM，而非多个非易失性存储器件。图10是示出根据本发明的实施例的、图9的互连单元70处于读模式下的情况的电路图。图11是根据本发明的实施例的、在读模式下使用的信号的时序图。参考图10和图11，在读模式下，使能信号EN被去激活为‘0’，并且使能条信号nEN被激活为‘I’。写信号WS被去激活为‘O’。如果使能条信号nEN被激活为‘ I’，那么均衡器EQ可以被开启，并且第一下拉晶体管TOTRl的栅极可以连接至第二下拉晶体管TOTR2的栅极。因此，第一下拉晶体管TOTRl和第二下拉晶体管PDTR2的栅极彼此相同，并且因此第一下拉晶体管PDTRl和第二下拉晶体管PDTR2都被导通。可以根据在均衡器EQ被开启之前基于配置信息解码出的选择信号一例如选择信号CF〈0>——导通选择晶体管STR。如果导通了选择晶体管STR，那么与第三存储器件110的电阻值相应的电压就被施加到第一下拉晶体管TOTRl的源极。例如，当第三存储器件110处于表示连接状态的高阻状态时，第三存储器件110具有比偏置晶体管BTR的电阻值高的电阻值，并且高电压被施加到第一下拉晶体管TOTRl的源极。因为偏置晶体管BTR的电阻值相对较低，所以低电压被施加到第二下拉晶体管PDTR2的源极。
然后，当开启均衡器EQ时，第一节点NI和第二节点N2的电压变得相同。接下来，当使能信号EN被激活为‘I’并且使能条信号nEN被去激活为‘0’时，施加到第一下拉晶体管PDTRl的源极的高电压被传送至第一节点NI，并且施加到第二下拉晶体管PDTR2的源极的低电压被传送至第二节点N2。也就是说，因为连接至地电压VSS端子的第三存储器件110的电阻值大于连接至地电压VSS端子的偏置晶体管BTR的电阻值，所以第二节点N2连接到地电压VSS端子并且因此第二节点N2和第一节点NI的电压分别变为‘0’和‘I’。因此，电压‘I’被施加到连接至第一节点NI的开关器件的控制端子，开关器件73被接通，并且第一功能块30-1和第二功能块30-2彼此连接。如果第三存储器件110处于表示断开状态的低阻状态，那么第三存储器件110具有比偏置晶体管BTR的电阻值低的电阻值，并且由此低电压被施加到第一下拉晶体管PDTRl的源极。因为偏置晶体管BTR的电阻值相对较高，所以高电压被施加到第二下拉晶体管TOTR2的源极。然后，当开启均衡器EQ时，第一节点NI和第二节点N2的电压变得相同。接下来， 当使能信号EN被激活为‘I’并且使能条信号nEN被去激活为‘0’时，施加到第一下拉晶体管PDTRl的源极的低电压被传送至第一节点NI，并且施加到第二下拉晶体管PDTR2的源极的高电压被传送至第二节点N2。由此，电压‘0’被施加到连接至第一节点NI的开关器件的控制端子，开关器件73被关断，并且第一功能块30-1和第二功能块30-2不相互连接。图12是示出根据本发明的实施例的、图9的互连单元70处于写模式下的情况的电路图。图13是根据本发明的实施例的、在写模式下使用的信号的时序图。参考图12和图13，在写模式下，使能信号EN被去激活为‘0’，并且使能条信号nEN被激活为‘I’。而且，写信号WS被激活为‘I’。可以根据基于配置信息解码出的选择信号——例如选择信号CF〈0>——来导通选择晶体管STR。如果选择晶体管STR被导通，那么多个第三存储器件110中的一个被选择并且所选择的第三存储器件110准备写入互连信息。然后，经由数据线Din和nDin接收到的互连信息被写入所选择的第三存储器件110中。如果第一功能块30-1和第二功能块30-2需要相互连接，同时执行例如与ECC、ALU、压缩和安全(见表I)相应的四个操作的逻辑器件执行与ECC相应的操作，那么用于使第三存储器件110处于高阻状态的互连信息——例如被激活为‘I’的信号——可以被写入根据选择信号CF〈0>选择的第三存储器件110中。图14是根据本发明的另一实施例的逻辑器件的示意性框图。参考图14，逻辑器件可以包括多个逻辑块50-1和50-2、互连单元70和连接块100。逻辑块50-1可以包括多个功能块30-1和30_2，逻辑块50_2可以包括多个功能块30-3和30-4。功能块30-1至30_4中的每一个都可以根据多条操作信息执行多个操作。功能块30-1至30-4中的每一个可以接收配置信息，选择多条操作信息中的一个并且基于所选择的操作信息执行多个操作中的一个，如上参考图I至图7所述。互连单元70可以基于多条互连信息要么连接功能块30-1和30-2，要么连接功能块30-3和30-4。具体地说，如上参考图8和图9所述，互连单元70可以接收配置信息，基于配置信息选择多条互连信息中的一条，并且可以基于所选择的互连信息要么连接功能块30-1和30-2，要么连接功能块30-3和30_4。为此，互连单元70可以包括第一开关器件73和第一配置单元75。连接块100可以包括多个连接单元90，并且多个连接单元90可以基于多条连接信息连接多个逻辑块50-1和50-2。多个连接单元90可以接收多条配置信息，选择多条连接信息中的一条，并且基于所选择的连接信息连接多个逻辑块50-1和50-2。多个连接单元90可以具有与互连单元70基本相同的电路结构。例如，多个连接单元90中的每一个都可以包括第二开关器件93和第二配置单元95。互连单元70可以要么连接包括在第一逻辑块50-1中的功能块30-1和30-2，要么连接包括在第二逻辑块50-2中的功能块30-3和30-4，而多个连接单元90可以连接多个逻辑块50-1和50-2。
图15是根据本发明的另一实施例的逻辑器件的示意性框图。图15的逻辑器件可以是图14的逻辑器件的经修改的示例，因此，这里将不再次提供对图15的实施例的、与图14的实施例相同的描述。参考图15，逻辑器件可以包括多个逻辑块50、多个连接块100、多个布线块150和多个输入/输出(I/O)端子。多个逻辑块50可以以矩阵形式布置。多个连接块100可以布置在以矩阵形式布置的相邻逻辑块50之间以便连接多个逻辑块50。多个连接块100中的每一个可以包括图14的多个连接单元90，并且多个连接单元90中的每一个可以包括图14的第二开关器件73和第二配置单元75，如上参考图14所述。多个布线块150中的每一个可以包括图18中所示的多个布线单元170。多个布线单元170中的每一个可以接收多条配置信息，基于多条配置信息选择多条布线信息中的一条，并且基于所选择的布线信息连接多个连接块100。多个I/O端子可以连接至多个连接块100或者多个逻辑块50，以便将多条配置信息要么传送到多个连接块100中的多个连接单元90——具体来说，是连接单元90中的存储器件，要么传送到逻辑块50中的功能块(或者互连单元)。而且，I/O端子可以将输出信号从逻辑块50传送到外部。I/O端子可以具体实现为，例如，逻辑器件实现在其中的半导体芯片的芯片焊盘。图16是具体示出图15中所示的连接块100、逻辑块50和I/O端子的框图。参考图16，连接块100可以包括多个互连单元70或者可以包括多个连接单元90。在逻辑块50中，功能块30中的每一个可以经由互连单元70接收配置信息以及外部信息，并且可以连接至包括在逻辑块50中的其它功能块30。而且，功能块30中的每一个可以经由连接单元90连接至包括在另一逻辑块(未示出)中的功能块。功能块30中的每一个的输出端子可以连接至I/O端子中的一个。D型触发器(Dflip flop,DFF)和复用器(MUX)可以连接至功能块30中的每一个的输出端子以及相应的I/O端子。DFF和MUX可以根据顺序逻辑或组合逻辑确定是否将输出功能块30的输出信号。包括开关器件和配置单元的单元80还可以包括在功能块30中的每一个的输出端子与相应的I/O端子之间。图17是示出图16的逻辑器件被配置为如图6的逻辑器件那样起作用的情况的示意图。参考图17，第一功能块30-1可以接收包含第一外部信息和配置信息的第一输入信号。第一功能块30-1可以根据第一输入信号输出第一输出信号，并且第一输出信号可以作为第二输入信号被传送到第二功能块30-2。因此，第二功能块30-2可以接收包含第一输出信号、第二外部信息和配置信息的第二输入信号。第二功能块30-2的输出端子可以连接至I/O端子。因此，可以经由I/O端子输出第二输出信号。图18是具体示出根据本发 明的实施例的、图 15中所示的布线块150的框图。图19是具体示出根据本发明的实施例的、在图15中示出的布线块150中的多个布线单元170中的每一个中包括的第一传输单元180和第二传输单元190的电路图。参考图18和图19，多个布线单元170中的每一个都可以包括第一传输单元180和第二传输单兀190。第一传输单兀180可以以从第一端子Tl到第二端子T2的方向传送信号，第二传输单兀190可以以从第二端子T2到第一端子Tl的方向传送信号。可以根据配置信息确定信号是否将被传送以及信号将被传送的方向。因此，图15的连接块100可以经由多个布线单元170适当地连接。更具体地说，第一传输单元180可以包括第三配置单元185和晶体管187。第三配置单元185可以接收配置信息并且输出指示要求连接状态还是断开状态的信号。例如，第三配置单元185可以基于布线信息，在要求从第一端子Tl到第二端子T2的连接状态时输出‘I’，并且可以在要求断开状态时输出‘O’。第三配置单元185的电路结构可以与图9的配置单元75的电路结构相同。如果存储在第三配置单元185中的布线信息表示连接状态而且第三配置单元185输出‘1’，则可以导通第一 N型晶体管NTRl和第一 P型晶体管PTR1。因此，可以以从第一端子Tl到第二端子T2的方向传送信号。如果存储在第三配置单元185中的布线信息表示断开状态并且第三配置单元185输出‘0’，则第一 N型晶体管NTRl和第一 P型晶体管PTRl可以被截止。因此，可以不以从第一端子Tl到第二端子T2的方向传送信号。也可以将这样的电路结构和操作应用到第二传输单元190。因此，布线单元170的信号传输可以按如下分类表权利要求
1.一种逻辑器件，包括 第一功能块，用于根据第一操作信息执行第一操作以及根据第二操作信息执行第二操作；以及 第二功能块，用于根据第一操作信息执行第三操作以及根据第二操作信息执行第四操作， 其中，第一功能块接收配置信息，基于所述配置信息选择第一操作信息和第二操作信息中的ー个，以及基于所选择的第一操作信息或者第二操作信息执行第一操作或者第二操作，以及 第二功能块接收配置信息，基于所述配置信息选择第一操作信息和第二操作信息中的ー个，以及基于所选择的第一操作信息或者第二操作信息执行第三操作或者第四操作。
2.如权利要求I所述的逻辑器件，其中第一功能块接收包含配置信息的第一输入信号，并且根据第一操作或者第二操作生成第一输出信号。
3.如权利要求I所述的逻辑器件，其中第一功能块包括多个第一存储器件， 使用多个第一存储器件中的一些执行第一操作，以及 使用其它第一存储器件执行第二操作。
4.如权利要求3所述的逻辑器件，其中第二功能块接收包含配置信息的第二输入信号，并且根据第三操作或者第四操作生成第二输出信号。
第二功能块包括多个第二存储器件， 使用多个第二存储器件中的一些执行第三操作，以及 使用其它第二存储器件执行第四操作。
5.如权利要求3所述的逻辑器件，其中多个第一存储器件中的每ー个包括多个可重新配置的非易失性存储器件。
6.如权利要求5所述的逻辑器件，其中多个可重新配置的非易失性存储器件以阵列形式布置。
7.如权利要求I所述的逻辑器件，还包括互连单元，其基于多条互连信息连接第一功能块和第二功能块， 其中所述互连単元接收配置信息，从多条互连信息当中选择一条互连信息，以及基于所选择的互连信息连接第一功能块和第二功能块。
8.如权利要求7所述的逻辑器件，其中所述互连単元包括 开关器件，用于根据控制信号连接第一功能块和第二功能块；以及 配置単元，用于生成控制信号。
9.如权利要求8所述的逻辑器件，其中所述配置単元包括用于存储多条互连信息的多个第三存储器件。
10.如权利要求9所述的逻辑器件，其中所述多个第三存储器件包括多个非易失性存储器件。
11.如权利要求9所述的逻辑器件，其中所述配置单元还包括连接至多个第三存储器件的选择器， 其中所述选择器基于所述配置信息选择多个第三存储器件中的ー个以便读取所述多条互连信息。
12.如权利要求9所述的逻辑器件，其中所述配置单元还包括锁存器，用于从所述多个第三存储器件读取所述多条互连信息以及存储所读取的互连信息。
13.如权利要求12所述的逻辑器件，其中所述锁存器包括 第一倒相器，其包括连接至电源电压端子的第一上拉晶体管以及串联连接至第一上拉晶体管的第一下拉晶体管； 第二倒相器，其包括连接至所述电源电压端子的第二上拉晶体管以及串联连接至第二上拉晶体管的第二下拉晶体管，其中第二倒相器和第一倒相器彼此交叉连接；以及 均衡器，用于基于使能条信号连接第一下拉晶体管的栅极和第二下拉晶体管的栅极。
14.如权利要求13所述的逻辑器件，其中所述开关器件的控制端子连接到第一上拉晶体管与第一下拉晶体管之间的节点。
15.如权利要求13所述的逻辑器件，其中所述多个第三存储器件连接在第一下拉晶体管的源级与地电压端子之间。
16.如权利要求13所述的逻辑器件，其中所述配置单元还包括连接在第二下拉晶体管的源极与所述地电压端子之间的偏置晶体管。
17.—种包括多个逻辑块的逻辑器件，每个逻辑块包括多个功能块， 其中所述功能块中的每ー个根据多条操作信息执行多个操作，以及 所述功能块中的每ー个接收配置信息，基于所述配置信息从所述多条操作信息当中选择一条操作信息，以及基于所选择的操作信息执行所述多个操作中的ー个。
18.如权利要求17所述的逻辑器件，其中所述多个逻辑块中的每ー个包括至少ー个互连单元，用于基于多条互连信息连接所述多个功能块， 其中，所述互连単元接收所述配置信息，基于所述配置信息从所述多条互连信息当中选择一条互连信息，以及基于所选择的互连信息连接所述多个功能块。
19.如权利要求18所述的逻辑器件，其中所述互连単元包括第一开关器件和第一配置单元， 其中第一配置単元包括 多个存储器件，用于存储所述多条互连信息；以及 选择器，其连接至所述多个存储器件， 其中，所述选择器基于所述配置信息选择多个存储器件中的ー个，以读取所述多条互连信息。
20.如权利要求17所述的逻辑器件，还包括连接块，所述连接块包括用于基于多条连接信息连接所述多个逻辑块的多个连接単元， 其中，所述多个连接单元中的每ー个接收配置信息，基于所述配置信息从所述多条连接信息当中选择一条连接信息，并且基于所选择的连接信息连接所述多个逻辑块。
21.如权利要求20所述的逻辑器件，其中，所述多个连接单元中的每ー个包括第二开关器件和第二配置単元， 其中第二配置単元包括 多个存储器件，用于存储所述多条连接信息；以及 选择器，其连接至所述多个存储器件， 其中，所述选择器基于所述配置信息选择多个存储器件中的ー个，以读取所述多条连接信息。
22.如权利要求17所述的逻辑器件，还包括 多个连接块，用于连接所述多个逻辑块；以及 布线块，包括用于基于多条布线信息连接多个连接块的多个布线単元， 其中，所述多个布线单元中的每ー个接收配置信息，基于所述配置信息从所述多条布线信息当中选择一条布线信息，并且基于所选择的布线信息连接所述多个连接块。
23.如权利要求22所述的逻辑器件，其中所述多个布线单元中的每ー个包括 第一传输单元，用于以从第一端子到第二端子的方向传送信号；以及 第二传输单元，用于以从第二端子到第一端子的方向传送信号。
24.如权利要求23所述的逻辑器件，其中所述第一传输单元和第二传输单元中的每ー个包括第三配置単元， 其中所述第三配置単元包括 多个存储器件，用于存储所述多条布线信息；以及 选择器，其连接至所述多个存储器件， 其中，所述选择器基于所述配置信息选择所述多个存储器件中的ー个，以读取所述多条布线信息。
25.一种半导体封装，包括 半导体芯片，其包括逻辑器件；以及 印刷电路板(PCB)，所述半导体芯片安装于其上， 其中所述逻辑器件包括 第一功能块，用于根据第一操作信息执行第一操作以及根据第二操作信息执行第二操作；以及 第二功能块，用于根据第一操作信息执行第三操作以及根据第二操作信息执行第四操作， 其中，第一功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的ー个，以及基于所选择的第一操作信息或者第二操作信息执行第一操作或者第二操作，以及 第二功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第三操作或者第四操作。
26.如权利要求25所述的半导体封装，其中所述PCB包括用于接收所述配置信息的外部端子。
27.如权利要求25所述的半导体封装，其中所述逻辑器件是可编程逻辑器件，其包括现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)或者通用阵列逻辑(GAL)。
28.一种半导体封装，包括 半导体芯片，其包括逻辑器件；以及 印刷电路板(PCB)，所述半导体芯片安装于其上， 其中所述逻辑器件包括连接块，其包括用于基于多条连接信息连接所述多个逻辑块的连接单元，以及其中，所述连接単元接收配置信息，基于所述配置信息从所述多条连接信息当中选择 一条连接信息，并且基于所选择的连接信息连接所述多个逻辑块。
全文摘要
本申请提供一种可以快速重新配置以执行期望的操作的逻辑器件。所述逻辑器件包括第一功能块，用于根据第一操作信息执行第一操作以及根据第二操作信息执行第二操作；以及第二功能块，用于根据第一操作信息执行第三操作以及根据第二操作信息执行第四操作。第一功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第一操作或者第二操作。第二功能块接收配置信息，基于配置信息选择第一操作信息和第二操作信息中的一个，以及基于所选择的第一操作信息或者第二操作信息执行第三操作或者第四操作。
文档编号G11C16/34GK102855933SQ201210096200
公开日2013年1月2日 申请日期2012年4月1日 优先权日2011年6月27日
发明者金镐正, 申在光, 崔贤植, 丁亨洙 申请人:三星电子株式会社