非易失性存储器件、存储系统及相关控制方法

非易失性存储器件、存储系统及相关控制方法
【专利摘要】一种非易失性存储器件，包括：单元阵列，包括沿垂直方向在衬底上延伸的多个单元串；页缓冲器，连接到多个位线并且被配置成在感测操作中存储单元阵列的感测数据；电压生成器，被配置成向多个字线和所述多条位线提供电压；以及输入/输出缓冲器，被配置成临时存储在来自页缓冲器的数据转储中接收到的感测数据并且向外部设备输出临时存储的数据。所述非易失性存储器件还包括控制逻辑，被配置成在感测转储到输入/输出缓冲器的数据之后并且在完成从感测操作的偏置电压恢复单元阵列之前将非易失性存储器件的状态设置为就绪状态。
【专利说明】非易失性存储器件、存储系统及相关控制方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年I月18日在韩国知识产权局提交的韩国专利申请第10-2013-0005922号的优先权，其全部内容通过引用包括在此处。
【技术领域】
[0003]此处描述的本发明构思涉及半导体存储器，更具体地，涉及非易失性存储器件、包括非易失性存储器件的存储系统、以及控制包括非易失性存储器件的存储系统的方法。
【背景技术】
[0004]半导体存储器件可以是易失性或非易失性的。易失性半导体存储器件通常以在断电状态中丢失存储在其中的内容为特征，反之，非易失性半导体存储器件通常以在断电状态中保持存储在其中的内容为特征。
[0005]快闪存储器是在电子工业中已经广泛采用的非易失性半导体存储器件的一个示例。快闪存储器可以用于在诸如计算机、蜂窝电话、PDA、数码相机、录像摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等等的信息家电中存储大量声音、图像数据及其他数据。
[0006]同时，在努力满足对高集成存储器件的持续需要的过程中，研究集中在开发以三维排列存储单元的非易失性存储器件(下文中，称为三维非易失性存储器件)。然而，由于伴随着三维非易失性存储器件的较大负载，在实现表现出高操作速度的器件方面遭遇挑战。

【发明内容】

[0007]本发明构思的实施例的一方面指向提供一种非易失性存储器件，其包括:单元阵列，包括在衬底上沿垂直方向延伸的多个单元串，所述多个单元串中的每一个中的存储单元由多条字线和多条位线控制。所述非易失性存储器件还包括:页缓冲器，连接到所述多条位线并且被配置成存储在感测操作中感测的单元阵列的数据；电压生成器，被配置成向所述多条字线和所述多条位线提供电压；以及输入/输出缓冲器，被配置成在数据转储操作中临时存储从页缓冲器接收到的感测数据并且向外部设备输出临时存储的数据。所述非易失性存储器件更进一步包括控制逻辑，被配置成在感测数据被转储到输入/输出缓冲器之后并且在所述单元阵列从所述感测操作的偏置电压的恢复被完成之前将所述非易失性存储器件的状态设置为就绪状态。
[0008]本发明构思的实施例的另一方面指向提供一种存储系统，其包括非易失性存储器件，该非易失性存储器件被配置成响应于读命令感测和锁存被选存储单元的数据，输出锁存的数据作为读数据，以及在被选存储单元上的恢复操作完成之前将就绪/忙信号设置为就绪状态。所述存储系统还包括存储控制器，被配置成基于就绪/忙信号控制非易失性存储器件以使得输出读数据，以及在从就绪/忙信号被设置为就绪状态的时间点开始逝去参考时间之后发出下一命令。[0009]本发明构思的实施例的还一方面指向提供一种非易失性存储器件的控制方法，包括:向非易失性存储器件提供第一命令；检测非易失性存储器件的就绪/忙信号从忙状态到就绪状态变换的时间点；以及向非易失性存储器件提供第二命令。在就绪/忙信号从忙状态变换到就绪状态的时间点开始逝去参考时间之前禁止向非易失性存储器件发出第二命令。
[0010]本发明构思的实施例的还一个方面指向提供一种存储系统的控制方法，其中所述存储系统包括存储控制器和非易失性存储器件。所述控制方法包括:从存储控制器向非易失性存储器件发送读命令；将非易失性存储器件的就绪/忙信号从就绪状态变换为忙状态；通过在非易失性存储器件的页缓冲器中锁存数据来感测非易失性存储器件的存储单元阵列的数据；将数据从页缓冲器转储到非易失性存储器件的输入/输出缓冲器；执行存储单元阵列的恢复操作；以及在完成存储单元阵列的恢复操作以前将非易失性存储器件的就绪/忙信号从忙状态变换为就绪状态。
【专利附图】

【附图说明】
[0011]从以下参照附图的详细描述中，上述和其他方面和特征将变得清楚，贯穿不同的附图，相同的附图标记始终指代相同的部分，除非另有说明，并且其中:
[0012]图1是根据本发明构思的实施例的非易失性存储器件的存储块BLKi的透视图；
[0013]图2是根据本发明构思的实施例的存储块选择架构的示意性电路图；
[0014]图3是示意地示出根据本发明构思的实施例的存储系统的框图；
[0015]图4是示意地示出图3的存储系统的操作的示例的时序图；
[0016]图5是示意地示出根据本发明构思的实施例的非易失性存储器件的框图；
[0017]图6是示意地示出图5的非易失性存储器件的读操作的示例的时序图；
[0018]图7是示意地示出图5的非易失性存储器件的状态生成器的示例的框图；
[0019]图8是供描述根据本发明构思的实施例的非易失性存储器件的操作参考的流程图；
[0020]图9是在描述与图5的非易失性存储器件相关联的操作示例时参考的流程图；
[0021]图10是示出相对于由图9的存储控制器读请求的数据的数据大小的最少等待时间的不例的表；
[0022]图11是在描述根据本发明构思的另一实施例的图5的非易失性存储器件的控制方法时参考的流程图；
[0023]图12是在描述根据本发明构思的另一实施例的非易失性存储器件的操作时参考的流程图；
[0024]图13是示意地示出根据本发明构思的另一实施例的存储系统的框图；
[0025]图14是示意地示出非易失性存储器件对于第一读命令的响应的示例的时序图；
[0026]图15是示意地示出非易失性存储器件对于第二读命令的响应的示例的时序图；
[0027]图16是示意地示出根据本发明构思的还一实施例的存储系统的框图；
[0028]图17是在描述图16的存储系统的操作示例时参考的流程图；
[0029]图18是示出根据本发明构思的实施例的、包括固态驱动器的用户设备的框图；以及[0030]图19是示出根据本发明构思的实施例的存储卡系统的框图。
【具体实施方式】
[0031]将参照附图详细描述实施例。然而，本发明构思可以以多种不同的形式来具体实现，并且不应被解释为仅仅局限于所图示的实施例。相反，提供这些实施例作为例子，以使本公开全面和完整，并充分地向本领域技术人员传达本发明构思的概念。从而，关于本发明构思的一些实施例没有描述已知的处理、元件和技术。除非另作说明，遍及附图和写出的描述，相似的参考标记表示相似的元件，从而将不重复描述。附图中，为清楚起见，可能夸大了层和区域的大小及相对大小。
[0032]将会理解，尽管此处可能使用词语“第一”、“第二”、“第三”等等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分也可以被称为第二元件、第二组件、第二区域、第二层或第二部分而不会偏离本发明构思的教导。
[0033]为了便于描述，此处可能使用空间关系词，如“在...之下”、“下方”、“下”、“下面”、“上方”、“上”等等，来描述图中示出的一个元件或特征与其他(多个)元件或(多个)特征的关系。将会理解，所述空间关系词意图涵盖除了附图中描绘的方向之外的、器件在使用或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”、“之下”或“下面”的元件的方位将变成在所述其他元件或特征的“上方”。因而，示例性词语“下方”和“下面”可以涵盖上方和下方两个方向。可以使器件具有其他方向(旋转90度或其他方向)，而此处使用的空间关系描述词应做相应解释。另外，还将理解，当一层被称为位于两层“之间”时，它可以是所述两层之间唯一的层，或者也可以存在一个或多个位于其间的层。
[0034]此处使用的术语仅仅是为了描述特定实施例，并非意图限制本发明构思。如这里所使用的，单数形式“一”、“一个”、“所述”也意图包括复数形式，除非上下文明确地给出相反指示。还将理解，当在本说明书中使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。如此处使用的，术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。此外，词语“示例性的”意图表示例子或例示。
[0035]将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接”或“耦接”到另一元件或层、或者“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。相反，当一个元件被称为“直接”在另一元件或层之上、“直接连接到”或“直接耦接到”另一元件层、或者“紧邻”另一元件或层时，不存在居间的元件或层。
[0036]除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。[0037]下面，将使用快闪存储器件作为非易失存储器介质示例性地描述本发明构思的特征与功能。然而，本发明构思不局限于此。例如，存储介质可以由PRAM、MRAM、ReRAM、FRAM、NOR快闪存储器等等形成。此外，本发明构思可以应用于从外部设备被供应高电压的半导体器件。
[0038]本发明构思可以通过不同的实施例实现或者可以应用到不同的实施例。此外，可以根据观点和应用修改或改变详细说明而不脱离本发明构思的范围、精神及其他目的。下面，将参照附图描述本发明构思。
[0039]图1是根据本发明构思的实施例的非易失性存储器件的存储块BLKi的透视图。参照图1，存储块BLKi可以包括沿轴方向X、y和z延伸的结构。
[0040]多个掺杂区域12a、12b、12c和12d可以沿X方向纵向地形成在衬底11中。也沿y方向延伸的多个绝缘材料18可以沿z方向顺序地排列并且在衬底上形成在第一掺杂区域12a和第二掺杂区域12b之间。多个绝缘材料18也可以类似地排列在第二掺杂区域12b和第三掺杂区域12c之间，以及在第三掺杂区域12c和第四掺杂区域12d之间。如图所示，绝缘材料18可以形成为沿z方向相互间隔。
[0041]在衬底11上，柱13可以沿y方向顺序地排列在第一掺杂区域12a和第二掺杂区域12b之间，并且形成为沿z方向穿透绝缘材料18。这里，柱13还可以在衬底11上形成在第二掺杂区域12b和第三掺杂区域12c之间，并且在衬底11上形成在第三掺杂区域12c和第四掺杂区域12d之间。
[0042]柱13的表面层13a可以包括与衬底11的硅材料具有相同类型的硅材料。柱13的内层13b可以由绝缘材料形成。例如，柱13的内层13b可以包括诸如硅氧化物的绝缘材料。
[0043]绝缘膜15可以沿绝缘材料18、柱13和衬底11的暴露表面提供在第一掺杂区域12a和第二掺杂区域12b之间。在示例实施例中，绝缘膜15提供在沿z方向提供的最后的绝缘材料18的暴露表面(例如，沿z方向暴露)上。
[0044]第一传导材料14a到14i可以分别提供在第一掺杂区域12a和第二掺杂区域12b之间的绝缘膜15的暴露表面上。例如，沿y方向延伸的第一传导材料14a可以提供在衬底11与邻近于衬底11的绝缘膜18之间。详细地，沿X方向延伸的第一传导材料14a可以提供在衬底11与邻近于衬底11的绝缘材料18的下表面上的绝缘膜15之间。
[0045]与第一掺杂区域12a和第二掺杂区域12b之间的结构相同的结构可以提供在第二掺杂区域12b和第三掺杂区域12c之间，并且与第一掺杂区域12a和第二掺杂区域12b之间的结构相同的结构可以提供在第三掺杂区域12c和第四掺杂区域12d之间。
[0046]漏极16可以提供在柱13上。漏极16可以由η型硅材料形成。沿x方向延伸的第二传导材料17a到17c可以提供在漏极16上。第二传导材料17a到17c可以沿y方向顺序地布置。第二传导材料17a到17c可以与相应区域中的漏极16连接。例如，沿x方向延伸的漏极16和第二传导材料17c可以通过接触插塞(contact plug)互连。
[0047]这里，第一传导材料14a到14i可以形成字线和选择线。用作字线的第一传导材料14b到14h可以被形成，以使得属于相同层的传导材料被互连。可以通过选择全部第一传导材料14a到14i来选择存储块BLKi。本发明构思不限于以图1中的示例的方式说明的第一传导材料14a到14i的数目。即，例如，可以通过采用的处理技术和/或控制技术如期望的改变第一传导材料14a到14i的数目。
[0048]图2是根据本发明构思的实施例的存储块选择架构的示意性电路图。参照图2，存储块可以包括多个单元串。存储块可以与用于选择多个单元串的多条串选择线SSL〈0>到SSL<2> 连接。
[0049]可以通过激活提供给将选择的存储块的块选择信号BLKWL来选择存储块之一。解码器的传输晶体管(Pass transistor)20和30可以通过块选择信号BLKWL导通或截止。选择信号SS〈0>到SS〈2>可以经由传输晶体管20传送到串选择线SSL〈0>到SSL〈2>。驱动信号S〈0>到S〈7>和GS可以经由传输晶体管30传送到字线WL〈0>到WL〈7>和地选择线GSL。
[0050]如果选择信号SS〈00>被激活，则与串选择线SSL〈0>连接的单元串可以分别与位线BL〈0>到BL〈2>电连接。在这个条件下,包括在存储部件(memory unit)40中的存储单元(memory cell)可以通过施加驱动信号S〈0>到S〈7>来访问。当选择信号SS〈1>被激活时，与串选择线SSL〈1>连接的单元串可以与位线BL〈0>到BL〈2>电连接。在这个条件下，包括在存储部件50中的存储单元可以被编程。当选择信号SS〈2>被激活时，与串选择线SSL〈2>连接的单元串可以与位线BL〈0>到BL〈2>电连接。在这个条件下，包括在存储部件60中的存储单元可以被编程。
[0051]可以经由传输晶体管20和30提供选择信号SS〈j>、驱动信号S〈k>和块选择信号BLKffL以选择一个存储块并且选择被选存储块的特定字线。
[0052]为简单起见，图2示出用于选择字线的控制信号的示例。然而，将会理解，可以施加各种其他信号和电压，诸如施加到体(bulk)、位线、公共源极线等等的电压。在给定的存储器操作之后，在下一操作可以被执行之前可能需要用于将施加的电压放电的恢复操作。由于较大的电阻性和电容性组件，图2中示出的三维非易失性存储器件的相关联恢复时间可能增加。这可能不利地延迟下一存储器操作的运行。
[0053]如将在下面说明的，本发明构思的实施例涉及用于克服与上述讨论到的恢复时间增加相关联的问题。
[0054]图3是示意地示出根据本发明构思的实施例的存储系统的框图。参照图3，存储系统100可以包括存储控制器110和非易失性存储器件(NVM) 120。
[0055]存储控制器110可以响应于主机的请求来控制非易失性存储器件120。存储控制器Iio可以提供主机和非易失性存储器件120之间的接口。存储控制器110可以响应主机的写入请求控制非易失性存储器件120的写入操作。存储控制器110可以响应主机的读请求控制非易失性存储器件120的读操作。
[0056]存储控制器110可以基于来自非易失性存储器件120的就绪/忙信号RnB或状态数据来访问非易失性存储器件120。例如，当就绪/忙信号RnB具有就绪状态(例如，高电平)时，存储控制器110可以向非易失性存储器件120提供读命令。响应于读命令的输入，非易失性存储器件120的就绪/忙信号RnB可以从高电平变换为忙状态(例如，低电平)以执行读操作。如果读操作结束，则非易失性存储器件120可以将就绪/忙信号RnB设置为高电平。存储控制器110可以响应于读使能信号/RE的低到高变换向非易失性存储器件120提供读使能信号/RE，并且非易失性存储器件120可以输出读数据。
[0057]响应于读命令，非易失性存储器件120可以生成用于感测被选存储单元的偏置(bias)。非易失性存储器件120可以基于生成的偏置来感测被选存储单元。感测的数据可以从非易失性存储器件120的页缓冲器(图3中未示出)转储到非易失性存储器件120的输出缓冲器(图3中未示出)。一旦读数据转储到输出缓冲器，非易失性存储器件120就可以在恢复操作之前或在恢复操作期间将就绪/忙信号RnB设置为高电平。同时，非易失性存储器件120可以执行恢复操作，以便对提供给被选的用于访问的存储单元的电流或电压偏置进行放电。
[0058]如此处将说明的，即使当在读命令提供给非易失性存储器件120之后的某时就绪/忙信号RnB从低电平(忙状态)变换到高电平(就绪状态)时，存储控制器110也可以在变换之后的预定时间内不发出下一命令。即，存储控制器110可以在完成非易失性存储器件120的恢复操作所需的时间经过之后发出下一命令。
[0059]利用本发明构思的存储系统100，非易失性存储器件120可以在恢复操作完成之前输出就绪/忙信号RnB的高电平(就绪状态)或输出就绪状态数据。尽管如此，存储控制器110可以不发出下一命令直到此后已经逝去预定时间。
[0060]图4是示意地示出图3的存储系统的操作示例的时序图。如将参照图4描述的，存储控制器110可以在非易失性存储器件120的核心恢复(core recovery)被终止之前取得读数据。
[0061]在就绪/忙信号RnB的高电平(就绪状态)时段期间，存储控制器110可以通过输入输出端I/Oi向非易失性存储器件120发出读命令(0011400，3011)。当读命令的输入完成时，非易失性存储器件120可以将就绪/忙信号RnB变换为低电平(忙状态)。可替换地，非易失性存储器件120可以对通过输入输出端I/Oi接收的状态读命令响应以向存储控制器110发送就绪/忙状态数据。
[0062]非易失性存储器件120可以响应于读命令生成将提供给被选存储区的字线电压，并且字线电压可以施加到该被选存储区。这个操作可以是相应于图4的时间段TO到Tl的字线配置间隔。然后，非易失性存储器件120可以感测并锁存被选存储区的单元。这个操作可以是相应于图4的时间段Tl到T2的感测间隔。感测的数据可以转储到输出缓冲器。这个操作可以是相应于图4的时间段T2到T3的转储间隔。
[0063]非易失性存储器件120可以在完成将感测数据转储到输出缓冲器的时间点T3执行核心恢复操作。这里，核心恢复操作可以执行，以将与被选存储单元相关联的体、字线、位线、选择线、公共源极线、电荷泵(charge pump)等等放电。此外，非易失性存储器件120可以在完成将感测数据转储到输出缓冲器的时间点T3将就绪/忙信号RnB设置为高电平(就绪状态)。从就绪/忙信号RnB变换到高电平的时间点开始，将非易失性存储器件120的数据输出到外部设备可以是可能的。如果存储控制器110响应于就绪/忙信号RnB的低到高变换向非易失性存储器件120提供读使能信号/RE，则非易失性存储器件120可以输出转储的数据。
[0064]这里，必须定义在核心恢复操作的运行期间输出感测的数据的时间。虽然就绪/忙信号RnB被设置为高电平，但是在非易失性存储器件120的核心恢复操作执行时的时间段T3到T4期间外部命令将不会被提供给非易失性存储器件120。在这种情况下，虽然命令从存储控制器110提供到非易失性存储器件120，但是因为核心恢复操作未完成所以可能生成异常操作。从而，虽然数据输出结束，但是在就绪/忙信号RnB被设置为高电平的时间与核心恢复操作完成的时间之间的时间段tRC期间，可以禁止命令输入。下文中，时间段tRC可以被称为命令等待时间。在非易失性存储器件120的访问操作中，存储控制器110可以在命令等待时间tRC逝去之后发出用于读、编程和擦除操作的下一命令。
[0065]图5是示意地示出根据本发明构思的实施例的非易失性存储器件的框图。参照图5，非易失性存储器件120可以包括单元阵列121、行解码器122、页缓冲器123、列选通电路124、输入/输出缓冲器125、控制逻辑126和电压生成器127。
[0066]单元阵列121可以通过字线和选择线与行解码器122连接。单元阵列121可以通过位线BL与页缓冲器123连接。单元阵列121可以包括多个NAND单元串，每个形成垂直或水平通道。单元阵列121的字线可以沿垂直方向堆叠(stack)。
[0067]在读操作中，单元阵列121可以被提供有来自行解码器122的字线电压和选择线电压。单元阵列121的位线可以被提供有来自页缓冲器123的预充电电压。此外，在读操作期间，单元阵列121的阱(well)或公共源极线可以被提供有来自电压生成器127的电压。此外，在读操作期间，各种核心电压可以被施加到被选存储单元和外围电路。
[0068]行解码器122可以响应于地址ADD选择单元阵列121的存储块中的一个。行解码器122可以选择被选存储块的字线中的一个。行解码器122可以向被选存储块提供字线电压和选择线电压。在读操作中，行解码器122可以向被选字线传送选择读电压并且向未选字线传送非选择读电压。
[0069]页缓冲器123可以根据操作模式用作写入驱动器或感测放大器。在读操作中，页缓冲器123可以根据控制逻辑126的控制通过位线感测被选存储单元的数据。页缓冲器123可以根据控制逻辑126的控制对被选存储单元的位线预充电。页缓冲器123可以响应于来自控制逻辑126的感测使能信号S_EN感测被选存储单元的位线或感测节点。感测的数据可以存储在页缓冲器123的锁存器中。此外，页缓冲器123可以响应于来自控制逻辑126的转储信号Dump通过列选通电路124将锁存的数据转储到输入/输出缓冲器125。
[0070]列选通电路124可以根据控制逻辑126的控制顺序地选择存储在页缓冲器124的锁存器(例如，高速缓存锁存器)中的读数据。
[0071]输入/输出缓冲器125可以临时存储从外部设备提供的数据。输入/输出缓冲器125可以临时存储非易失性存储器件120的读数据或内部状态数据以在指定时间点通过输入/输出线将它输出到外部设备。例如，输入/输出缓冲器125可以临时存储通过输入/输出线从外部设备提供的命令、地址和数据。命令rCMD可以被提供给控制逻辑126，地址可以被提供给行解码器122或控制逻辑126，并且数据可以被提供给页缓冲器123。
[0072]从控制逻辑126提供的状态数据可以被临时地存储，并且临时存储的状态数据可以通过输入/输出线输出到外部设备。输入/输出缓冲器125可以响应于来自控制逻辑126的输出使能信号0ut_EN输出从页缓冲器123转储的读数据。
[0073]控制逻辑126可以响应于来自外部设备的命令rCMD或控制信号来控制页缓冲器123、列选通电路124、输入/输出缓冲器125和电压生成器127。控制逻辑126可以响应于读命令在被选存储单元上执行总体控制操作，包括字线配置操作、数据感测操作、转储操作和核心恢复操作。在读操作中，控制逻辑126可以在转储操作完成以后立即输出已经从低到高变换的就绪/忙信号RnB。此时，当从外部设备接收到状态命令时，控制逻辑126可以控制输入/输出缓冲器125以输出就绪状态。
[0074]控制逻辑126可以包括用于在核心恢复操作的运行期间输出高电平的就绪/忙信号RnB的状态生成器126a。在读命令rCMD被提供之后，状态生成器126a可以基于被选存储单元的数据是否被感测以及感测的数据的转储是否完成来生成就绪/忙信号RnB和/或状态数据。状态生成器126a可以生成就绪/忙信号RnB和状态数据而不考虑非易失性存储器件120的核心恢复操作是否完成。即，如果感测的数据的转储在核心恢复操作的运行期间完成，则状态生成器126a可以将就绪/忙信号RnB设置为高电平并且将状态数据设置为就绪状态。
[0075]电压生成器127可以根据控制逻辑126的控制生成将供应到字线的字线电压。此夕卜，在控制逻辑126的控制下，电压生成器127可以生成将供应给其中形成了存储单元的体(或，阱区域)的电压。将供应给字线的字线电压可以包括编程电压、通过电压、选择和非选择读电压等等。电压生成器127还可以生成在读和编程操作中将提供给选择线SSL和GSL的选择线电压。
[0076]本发明构思的非易失性存储器件120可以响应于读命令将数据输出给外部设备。具体来说，非易失性存储器件120可以在跟在转储操作之后的核心恢复操作完成之前输出数据。从而，可以在核心恢复操作执行的时间期间禁止下一命令的输入。在核心恢复操作执行的时间期间，命令输入被禁止。
[0077]图6是示意地示出图5的非易失性存储器件的读操作的示例的时序图。参照图6，非易失性存储器件120可以响应于读命令(例如，00h-ADD-30h)顺序地执行字线配置操作、感测操作、转储操作、以及核心恢复操作。
[0078]当在就绪/忙信号RnB的高电平间隔期间接收到读命令时，非易失性存储器件120可以将就绪/忙信号RnB设置为低电平并且开始用于感测被选存储单元的总体过程。
[0079]在t0，非易失性存储器件120可以执行字线配置操作。串选择信号的高电平可以施加到非易失性存储器件120中的被选存储块的串选择线SSL，并且非选择读电压Vread可以施加到未选字线。
[0080]在tl，非易失性存储器件120可以感测被选存储单元。为了感测被选存储单元，选择读电压Vrd可以施加到被选字线。虽然未示出，但是可以利用用于感测操作的特定电平对存储单元的位线预充电。在这个条件下，响应于来自控制逻辑126的感测使能信号S_EN，页缓冲器123可以感测被供应有位线预充电电压的位线或感测节点。即，页缓冲器123可以根据感测节点的电平在其锁存器中存储感测数据。
[0081]在t2，控制逻辑126可以将转储信号Dump提供给页缓冲器123。响应于转储信号，页缓冲器123可以向输入/输出缓冲器125输出锁存器的感测数据。从页缓冲器123输出的感测数据可以存储在输入/输出缓冲器125的锁存单元中。可以执行这个转储操作直到t30
[0082]在t3，控制逻辑126可以控制单元阵列121、行解码器122、页缓冲器123、电压生成器127等等以将被提供用于读操作的全部电压或电流放电。即，可以在t3执行核心恢复操作以将单元阵列121的偏置状态恢复为读操作之前的状态。此外，控制逻辑126可以在转储操作完成时的t3将就绪/忙信号RnB设置为高电平。可替换地，或此外，如果在这种间隔之内接收到状态读命令，则控制逻辑126可以输出就绪状态。存储在输入/输出缓冲器125中的读数据的输出使能信号0ut_EN可以在就绪/忙信号RnB已经从低到高变换的时间点被激活。[0083]在就绪/忙信号RnB具有高电平的命令等待时间tRC期间，非易失性存储器件120可以执行核心恢复操作。例如，在核心恢复操作中，串选择线SSL的电源电压可以放电到地电压(例如，0V)，并且施加到被选字线和未选字线的字线电压可以放电到地电压。可以考虑到核心恢复操作的时间的开始点和结束点决定命令等待时间tRC。在命令等待时间tRC期间，如上所述，可以在就绪/忙信号RnB变换到高电平之后禁止命令输入。
[0084]在核心恢复操作(例如，在时间段t3到t4)中的线WL、SSL和BL的电压波形不局限于图6中示出的示例。即，图6的电压波形仅是示例性的。可以对核心恢复操作(例如，在时间段t3到t4)中的线WL、SSL和BL的电压波形做出各种修改和改变。
[0085]图7是示意地示出图5的状态生成器的框图。参照图7，状态生成器126a可以响应于读命令rCMD、转储信号Dump以及感测使能信号S_EN生成就绪/忙信号RnB或状态数据 Status。
[0086]状态生成器126a可以按照读命令rCMD的输入来决定本发明构思的就绪/忙信号RnB的电平。状态生成器126a可以在接收到读命令rCMD之后输出已经从高到低变换的就绪/忙信号RnB。在就绪/忙信号RnB的低电平期间，非易失性存储器件120可以执行字线配置操作、感测操作以及转储操作。当字线配置操作完成时感测使能信号S_EN可以被激活。当通过感测使能信号S_EN激活的感测操作结束时转储信号Dump可以被激活。状态生成器126a可以在转储操作完成的时间点输出已经从低到高变换的就绪/忙信号RnB。从这个时间点开始，状态数据可以被输出为就绪状态。
[0087]图8是在描述根据本发明构思的实施例的非易失性存储器件的操作的示例时参考的流程图。如将参照图8说明的，非易失性存储器件120 (参照图5)可以在读操作中在核心恢复操作结束之前输出数据。
[0088]在操作SllO中，非易失性存储器件120可以通过输入/输出缓冲器125接收读命令。可以使用通过输入/输出线从存储控制器Iio传送到输入/输出缓冲器125的读命令序列(例如，00h-ADD-30h)提供读命令rCMD。由输入/输出缓冲器125临时地锁存的读命令rCMD可以传送到控制逻辑126。由输入/输出缓冲器125临时锁存的地址可以传送到控制逻辑126或行解码器122。
[0089]在操作S120中，非易失性存储器件120可以响应于读命令rCMD将就绪/忙信号RnB设置为低电平。控制逻辑126的状态生成器126a可以响应于读命令rCMD将用于设置就绪/忙信号RnB的寄存器的逻辑值设置为“O”。此外，控制逻辑126的状态生成器126a可以响应于读命令rCMD将要输出到输入/输出线的状态寄存器的值设置为“就绪”状态。
[0090]在操作S130中，非易失性存储器件120可以建立用于读操作的读偏置。例如，控制逻辑126可以控制行解码器122、页缓冲器123、以及电压生成器127以生成用于读操作的字线电压、选择线电压、体电压、位线电压等等。由此生成的全部电压可以被称为读偏置电压。如果读偏置电压被生成，则控制逻辑126可以将生成的电压提供给位线、字线和选择线。
[0091]在操作S140中，非易失性存储器件120可以感测连接到被选存储单元的位线的电压变化。例如，页缓冲器123可以对连接到被选存储单元的位线预充电并且将预充电的位线的电压传送给感测节点S0。页缓冲器123可以确定感测节点SO的逻辑电平，以便在提供用于感测操作的感测锁存器中存储感测结果。然后，存储在页缓冲器123的感测锁存器中的感测数据可以被传送到页缓冲器123的高速缓存锁存器以执行转储操作。
[0092]在操作S150中，非易失性存储器件120可以执行转储操作以将通过页缓冲器123锁存的感测的数据传送到输入/输出缓冲器125。控制逻辑126可以激活转储信号Dump，以使得存储在页缓冲器123的高速缓存锁存器中的数据被转储到输入/输出缓冲器125的输出锁存器。在转储操作中，控制逻辑126可以控制列选通电路124，以使得由输入/输出单元将感测的数据从页缓冲器123传送到输入/输出缓冲器125。
[0093]在操作S160中，如果转储操作结束，则非易失性存储器件120可以将就绪/忙信号RnB设置为高电平。如果转储操作结束，则控制逻辑126的状态生成器126a可以将用于设置就绪/忙信号RnB的寄存器的逻辑值设置为“I”而不考虑核心恢复操作是否完成。此夕卜，响应于状态读命令，状态生成器126a可以将要被输出到输入/输出线的状态寄存器的值从“忙”状态改变为“就绪”状态。
[0094]在操作S170a、S170b和S170c中，非易失性存储器件120可以同时执行核心恢复操作和感测的数据的输出。换句话说，可以至少部分地与核心恢复操作的运行并行地运行感测数据的输出。如果转储操作结束，则在操作S170a中，可以在就绪/忙信号RnB从低电平变换到高电平的同时执行核心恢复操作。转储到输入/输出缓冲器125的感测的数据可以独立于核心恢复操作被输出(S170a)。在操作S170b中，控制逻辑126可以检测是否从存储控制器110提供了读使能信号/RE。如果读使能信号/RE未在预定时间期间提供，则所述方法可以结束。如果读使能信号/RE被提供，则控制逻辑126可以激活输出使能信号0ut_EN,以使得临时存储在输入/输出缓冲器125中的感测的数据输出到外部设备。
[0095]描述了本发明构思的非易失性存储器件120的读操作。非易失性存储器件120可以响应于读命令感测被选存储区。非易失性存储器件120可以通过在跟在感测操作之后的核心恢复操作完成之前将就绪/忙信号RnB设置为高电平，来输出感测的数据。从而，因为在核心恢复操作的运行期间输出感测的数据，所以可以实现高速的读操作。
[0096]图9是在描述图5的非易失性存储器件的控制方法的示例时参考的流程图。参照图9，即使非易失性存储器件120的就绪/忙信号RnB从低电平变换到高电平，存储控制器110 (参照图3)也可以在命令等待时间tRC期间不发出下一命令。这将在下面更充分地描述。
[0097]在操作S210中，存储控制器110可以向非易失性存储器件120发出命令(例如，读命令)。可以通过图4的输入/输出线使用读命令序列(例如，00h-ADD-30h)向非易失性存储器件120提供读命令rCMD。然而，本发明构思不局限于此。例如，伴随向与非易失性存储器件120的存储单元连接的位线或字线施加特定电压的操作的命令可以以与本发明构思的读命令相同的方式提供。
[0098]在操作S220中，存储控制器110可以与传送的命令相对应地检测就绪/忙信号RnB以检查非易失性存储器件120的内部操作。可替换地，存储控制器110可以与传送的命令相对应地提供状态读命令以检查非易失性存储器件120的内部操作。如果就绪/忙信号RnB具有指示忙状态的低电平或者状态数据输出为“忙”，则存储控制器可以继续检查非易失性存储器件120的内部操作。如果就绪/忙信号RnB具有指示就绪状态的高电平或者状态数据输出为“就绪”，则所述方法可以进行操作S230。
[0099]在操作S230中，存储控制器110可以从非易失性存储器件120取得感测数据。例如，存储控制器Iio可以触发读使能信号/RE，并且可以取得与读使能信号/RE同步输出的感测数据。
[0100]在操作S240中，存储控制器110可以比较从非易失性存储器件120输出的感测数据的大小与参考大小(例如，N字节)。这里，参考大小可以指的是能够在命令等待时间tRC期间输出的数据的大小。如果由存储控制器110读请求的数据的大小等于或大于参考大小，则所述方法可以进行到操作S250。另一方面，如果由存储控制器110读请求的数据的大小小于参考大小，则所述方法可以进行到操作S260。
[0101]在操作S250中，因为由存储控制器110读请求的数据的大小等于或大于参考大小，所以存储控制器110可以等待直到数据输出完成。S卩，由存储控制器110读请求的数据的大小等于或大于参考大小可以指的是即使命令等待时间tRC逝去也继续输出感测数据。从而，存储控制器110可以等待直到数据输出完成。这里，存储控制器110可以根据将输出的数据的大小来预测等待时间。如果数据输出周期结束，则方法可以进行到操作S270。
[0102]在操作S260中，因为由存储控制器110读请求的数据的大小小于参考大小，所以可以在命令等待时间tRC逝去之前完成数据输出。存储控制器110可以检查命令等待时间tRC是否逝去，而不是数据输出是否结束。当命令等待时间tRC未经过时存储控制器110可以等待。如果命令等待时间tRC逝去，则所述方法可以进行到操作S270。
[0103]在操作S270中，存储控制器110可以向非易失性存储器件120发出下一命令。因为读请求的数据全部输出或者用于运行核心恢复操作的命令等待时间tRC逝去，所以即使命令被发出也可以不降低可靠性。
[0104]图10是示意地示出根据由图9的存储控制器读请求的数据的大小的最少等待时间的示例的表。参照图10，最少等待时间可以根据读请求的数据的大小以及存储控制器110的时钟频率而变化。这里，假定非易失性存储器件120以相同速度输出数据而不考虑存储控制器110的时钟频率。
[0105]例如，如果读请求的数据具有4K字节的大小，则输出读请求的数据花费的时间可以是约10 μ S。如果读请求的数据具有8Κ字节的大小，则输出读请求的数据花费的时间可以是约20 μ S。输出16Κ字节的数据可以花费约40 μ S的时间。这里，命令等待时间tRC可以具有在就绪/忙信号RnB从低电平变换到高电平的时间点之后的固定值。命令等待时间tRC可以比输出数据花费的时间更长或更短。
[0106]图11是在描述根据本发明构思的另一实施例的图5的非易失性存储器件的控制方法的示例时参考的流程图。如下面将参照图11描述的，虽然就绪/忙信号RnB在读操作中从低电平变换到高电平，但是在命令等待时间tRC期间存储控制器110 (参照图3)可以不发出下一命令。
[0107]在操作S310中，存储控制器110可以向非易失性存储器件120发出命令(例如，读命令)。读命令可以通过图4的输入/输出线使用读命令序列(例如，00h-ADD-30h)提供给非易失性存储器件120。然而，本发明构思不局限于此。例如，伴随向与非易失性存储器件120的存储单元连接的位线或字线施加特定电压的操作的命令可以以与本发明构思的读命令相同的方式提供。
[0108]在操作S320中，存储控制器110可以与传送的命令相对应地检测就绪/忙信号RnB以检查非易失性存储器件120的内部操作。可替换地，存储控制器110可以与传送的命令相对应地提供状态读命令以检查非易失性存储器件120的内部操作。如果就绪/忙信号RnB具有指示忙状态的低电平或者状态数据输出为“忙”，则存储控制器可以继续检查非易失性存储器件120的内部操作。如果就绪/忙信号RnB具有指示就绪状态的高电平或者状态数据输出为“就绪”，则所述方法可以进行操作S330。
[0109]在操作S330中，存储控制器110可以决定非易失性存储器件120的下一操作。例如，存储控制器Iio可以控制非易失性存储器件120输出感测的数据。在这种情况下，所述方法可以进行到操作S340。另一方面，如果在存储控制器110发出读命令之后更急迫地需要发出命令而不是输出感测的数据，所述方法可以进行到操作S350。
[0110]在操作S340中，存储控制器可以触发读使能信号/RE，并且可以取得与读使能信号/RE同步输出的感测数据。
[0111]在操作S350中，存储控制器110可以等待直到用于输入下一命令的命令等待时间tRC逝去。如果命令等待时间tRC未逝去，则存储控制器110可以等待直到计数的时间达到命令等待时间tRC。如果命令等待时间tRC逝去，则存储控制器110可以向非易失性存储器件120发出下一命令。
[0112]描述了当在读命令被提供之后必须发出下一命令而没有数据输出操作的时候，应用命令等待时间tRC的方法。
[0113]图12是在描述根据本发明构思的实施例的非易失性存储器件的操作示例时参考的流程图。参照图12，非易失性存储器件120 (参照图5)可以忽略在命令等待时间tRC之前提供的命令。
[0114]在操作S410中，非易失性存储器件120可以通过输入/输出缓冲器125接收读命令。
[0115]在操作S420中，非易失性存储器件120可以响应于读命令rCMD将就绪/忙信号RnB设置为低电平。控制逻辑126的状态生成器126a可以响应于读命令rCMD将用于设置就绪/忙信号RnB的寄存器的逻辑值设置为“O”。此外，状态生成器126a可以将要输出到输入/输出线的状态寄存器的值从“就绪”状态改变为“忙”状态。
[0116]在操作S430中，非易失性存储器件120可以生成用于读操作的读偏置并且基于生成的读偏置感测被选存储单元。非易失性存储器件120可以感测连接到被选存储单元的位线的电压变化。非易失性存储器件120可以将感测的数据存储在页缓冲器123的感测锁存器中。存储在页缓冲器123的感测锁存器中的感测的数据可以传送到页缓冲器123的高速缓存锁存器以用于转储操作。存储在高速缓存锁存器中的感测的数据可以稍后转储到输入/输出缓冲器125。
[0117]在操作S440中，如果转储操作完成，则非易失性存储器件120可以将就绪/忙信号RnB设置为高电平。如果转储操作完成，则状态生成器126a可以将用于设置就绪/忙信号RnB的设置寄存器的逻辑值设置为“I”而不考虑核心恢复操作是否结束。此外，状态生成器126a可以将要输出到输入/输出线的状态寄存器的值从“忙”状态改变为“就绪”状态。此外，如果转储操作完成，则非易失性存储器件120可以执行核心恢复操作。
[0118]在操作S450中，非易失性存储器件120可以在执行核心恢复操作的同时检测存储控制器110的控制操作。例如，非易失性存储器件120可以确定存储控制器110是否激活用于输出转储的数据的控制信号(例如，读使能信号/RE)或者存储控制器110是否发出另一命令。如果读使能信号/RE被激活，则所述方法可以进行到操作S460。另一方面，如果接收到另一命令而不是数据输出，则所述方法可以进行到操作S470。
[0119]在操作S460中，非易失性存储器件120可以向存储控制器110输出感测的数据。
[0120]在操作S470中，非易失性存储器件120可以基于就绪/忙信号RnB从低电平变换到闻电平的时间点确定命令等待时间tRC是否逝去。如果命令等待时间tRC未逝去,则所述方法可以进行到操作S480，其中输入命令被忽略。然后，所述方法可以进行到操作S470，其中持续检测命令等待时间tRC是否逝去。如果命令等待时间tRC逝去，则所述方法可以进行到操作S490，其中输入命令被运行。在操作S490中，非易失性存储器件120可以执行相应于输入命令的内部操作。
[0121]图13是示意地示出根据本发明构思的另一实施例的存储系统的框图。参照图13，存储系统200可以包括控制器210和非易失性存储器件220。
[0122]存储控制器210可以向非易失性存储器件220发出第一读命令rCMD和第二读命令rCMD’。响应于第一读命令rCMD，非易失性存储器件220可以在核心恢复操作结束之后将就绪/忙信号RnB设置为高电平。从而，在相应于第一读命令rCMD的读操作中，可以在核心恢复操作完成之后输出感测的数据。
[0123]响应于第二读命令rCMD’，非易失性存储器件220可以当感测的数据的转储操作结束时将就绪/忙信号RnB设置为高电平，而不考虑核心恢复操作是否完成。从而，非易失性存储器件220可以在核心恢复操作的运行期间输出感测的数据。
[0124]利用以上描述，存储系统200可以基于读命令类型同时地或者分开地执行核心恢复操作和数据输出操作。当第二读命令rCMD’被提供给非易失性存储器件220时，虽然就绪/忙信号RnB设置为高电平或指示“就绪”的状态数据，但是存储控制器210可以在预定时间期间不发出下一命令。
[0125]图14是示意地示出非易失性存储器件对于第一读命令的响应的示例的时序图。参照图14，在核心恢复操作完成之后，存储控制器210可以控制非易失性存储器件220，以使得数据输出是可能的。
[0126]在就绪/忙信号RnB的高段(high section)期间，存储控制器210可以向非易失性存储器件220提供读命令序列00h-ADD-30h。这里，读命令序列00h-ADD_30h可以相应于第一读命令rCMD。非易失性存储器件220可以响应于第一读命令rCMD将就绪/忙信号RnB设置为低电平。可替换地，或此外，如果状态读命令被接收，则非易失性存储器件220可以输出指示忙状态的数据。
[0127]在字线配置段TO到Tl期间，非易失性存储器件220可以响应第一读命令rCMD以生成将提供给被选存储区的字线电压。在感测段Tl到T2期间，非易失性存储器件220可以感测并锁存被选存储区的单元。在转储段T2到T3期间，感测的数据可以转储到输出缓冲器。在跟在转储段之后的核心恢复段T3到T4期间，非易失性存储器件220可以执行核心恢复操作，以便将与被选存储单元相关联的体、字线、位线、选择线、公共源极线、电荷泵等等放电。
[0128]在核心恢复操作结束之后，非易失性存储器件220可以将就绪/忙信号RnB设置为高电平。从就绪/忙信号RnB从低电平变换到高电平的时间点开始，数据输出可以是可能的。当存储控制器210基于就绪/忙信号RnB激活读使能信号/RE时，非易失性存储器件220可以输出转储的数据。
[0129]描述了这样的读模式，其中响应于第一读命令rCMD在核心恢复操作结束之后数据输出是可能的。
[0130]图15是示意地示出非易失性存储器件对于第二读命令的响应的时序图。参照图15，即使相应于第二读命令rCMD’的核心恢复操作未完成，存储控制器210也可以从非易失性存储器件220取得数据。
[0131]在就绪/忙信号RnB的高段期间，存储控制器210可以向非易失性存储器件220提供读命令序列02h-ADD-30h。这里，读命令序列02h-ADD-30h可以相应于第二读命令rCMD’。非易失性存储器件220可以响应于第二读命令rCMD’将就绪/忙信号RnB设置为低电平。
[0132]在字线配置段TO到Tl期间，非易失性存储器件220可以响应第一读命令rCMD以生成将提供给被选存储区的字线电压。在感测段Tl到T2期间，非易失性存储器件220可以感测并锁存被选存储区的单元。在转储段T2到T3期间，感测的数据可以转储到输出缓冲器。当转储操作结束时，就绪/忙信号RnB可以从低电平变换到高电平。在核心恢复段T3到T4期间，非易失性存储器件220可以执行核心恢复操作以将与被选存储单元相关联的体、字线、位线、选择线、公共源极线、电荷泵等等放电。
[0133]在相应于第二读命令rCMD’的读操作中，如果在转储段T2到T3期间感测的数据转储操作结束，则就绪/忙信号RnB可以从低电平变换到高电平。从就绪/忙信号RnB从低电平变换到高电平的时间点开始，转储的感测的数据的输出可以是可能的。此时，如果存储控制器210激活读使能信号/RE，则可以从非易失性存储器件220输出转储的数据。
[0134]在提供第二读命令rCMD’的读模式中，可以在执行非易失性存储器件220的核心恢复操作的同时输出感测的数据。虽然就绪/忙信号RnB具有高电平，但是在执行核心恢复操作的命令等待时间tRC期间可以禁止向非易失性存储器件220发出下一命令。在第二读命令rCMD’被接收的情况下，虽然就绪/忙信号RnB具有高电平，也可以在命令等待时间tRC期间可以禁止下一命令的输入。
[0135]在图14和图15中，描述了非易失性存储器件的控制方法，其中取决于接收到的读命令的类型，核心恢复操作和数据输出操作被同时地或分开地执行。
[0136]图16是示意地示出根据本发明构思的还一实施例的存储系统的框图。参照图16，存储系统300可以包括存储控制器310和非易失性存储器件320。存储控制器310可以使用设置特征命令(set feature command)来设置非易失性存储器件320的读模式。
[0137]存储控制器310可以设置非易失性存储器件320的设置特征以用于设置读模式。可以设置非易失性存储器件320的设置特征从而在非易失性存储器件320的读操作中同时地或分开地执行核心恢复操作和数据输出操作。在非易失性存储器件320的设置特征被设置以使得同时地执行核心恢复操作和数据输出操作的情况下，虽然在读操作中就绪/忙信号RnB具有高电平，也可以在命令等待时间tRC期间禁止向非易失性存储器件320输入下一命令。
[0138]图17是在描述图16的存储系统的操作示例时参考的流程图。如将参照图17说明的，非易失性存储器件320 (参照图16)可以在存储控制器310的控制下参照设置特征来执行读操作。这里，假定通过设置特征命令预先设置非易失性存储器件320的读模式。
[0139]在操作S510中，非易失性存储器件320可以从存储控制器310接收读命令。提供给非易失性存储器件320的读命令序列可以不包括用于选择读模式的信息。
[0140]在操作S520中，非易失性存储器件320可以检查预先决定的读模式以运行接收到的读命令。非易失性存储器件320可以检查预先决定的读模式是相应于第一读模式tRC_En还是相应于第二读模式tRC_Dis。如果预先决定的读模式相应于第一读模式tRC_En,则所述方法可以进行到操作S530。另一方面，如果预先决定的读模式相应于第二读模式tRC_Dis，则所述方法可以进行到操作S540。
[0141]在操作S530中，非易失性存储器件320可以根据第一读模式tRC_En感测读请求的存储区，并且可以输出感测的数据。第一读模式可以相应于当数据输出操作和核心恢复操作同时执行时命令等待时间tRC被激活的读模式。
[0142]在操作S540中，非易失性存储器件320可以根据第二读模式tRC_Dis感测读请求的存储区，并且可以输出感测的数据。第二读模式可以相应于当数据输出操作和核心恢复操作分开地执行时命令等待时间tRC被停用的读模式。
[0143]图18是示出根据本发明构思的实施例的、包括固态驱动器的用户设备的框图。参照图18，用户设备1000可以包括主机1100和固态驱动器(下文中，称为SSD)1200。SSD1200可以包括SSD控制器1210、缓冲存储器1220和非易失性存储器件1230。
[0144]SSD控制器1210可以提供主机1100和SSD1200之间的物理互连。SSD控制器1210可以相应于主机1100的总线格式提供与SSD1200的接口。具体来说，SSD控制器1210可以解码从主机1100提供的命令以基于解码结果访问非易失性存储器件1230。主机1100的总线格式可以包括USB (通用串行总线)、SCSI (小型计算机系统接口)、PCI Express (快速PCI)、ATA、PATA (并行 ΑΤΑ)、SATA (串行 ΑΤΑ)、SAS (串行连接 SCSI)等等。
[0145]缓冲存储器1220可以临时存储从主机1100提供的写入数据或者从非易失性存储器件1130读出的数据。如果存在于非易失性存储器件1230中的数据被高速缓存，则对于主机1100的读请求，缓冲存储器1220可以支持高速缓存功能以向主机1100直接提供高速缓存的数据。典型地，主机1100的总线格式(例如，SATA或SAS)的数据传输速度可以高于SSD1200的存储通道的数据传输速度。即，如果主机1100的接口速度相对较快，则通过提供具有大存储容量的缓冲存储器1220可以最小化由于速度差导致的性能降低。
[0146]非易失性存储器件1230可以被用作SSD1200的存储介质。非易失性存储器件1230可以由具有大存储容量的垂直NAND快闪存储器形成。非易失性存储器件1230可以由多个存储器件形成。在这种情况下，非易失性存储器件1230的存储器件可以通过通道单元与SSD控制器1210连接。描述了作为存储介质的非易失性存储器件1230由NAND快闪存储器形成的示例。然而，非易失性存储器件1230不局限于NAND快闪存储器件。例如，SSD1200的存储介质可以由PRAM、MRAM、ReRAM, FRAM、NOR快闪存储器等等形成。此外，本发明构思可以应用于以组合的形式使用不同类型的存储器件的存储系统。非易失性存储器件1230的每个存储器件可以与参照3描述相同地配置。
[0147]在SSD1200中，非易失性存储器件1230可以同时地或分开地执行核心恢复操作和数据输出操作。如果同时地执行核心恢复操作和数据输出操作，则即使非易失性存储器件1230的就绪/忙信号RnB具有高电平SSD控制器1210也可以在命令等待时间tRC期间不发出下一命令。
[0148]图19是示出根据本发明构思的实施例的存储卡系统的框图。参照图19，存储卡系统2000可以包括主机2100和存储卡2200。主机2100可以包括主机控制器2110和主机连接单元2120。存储卡2200可以包括卡连接单元2210、卡控制器2220和快闪存储器2230。
[0149]主机连接单元2120和卡连接单元2210中的每一个可以形成有多个管脚。这样的管脚可以包括命令管脚、数据管脚、时钟管脚、电力管脚等等。管脚的数目可以根据存储卡2200的类型而变化。在示例实施例中，SD卡可以包括九个管脚。
[0150]主机2100可以被配置成在存储卡2200中写入数据或者读存储在存储卡2200中的数据。主机控制器2110可以经由主机连接单元2120向存储卡2200发出命令(例如，写命令)、在主机2100的时钟发生器(未示出)之内生成的时钟信号CLK、以及数据。
[0151]卡控制器2220可以响应于经由卡连接单元2210接收到的写命令操作，并且可以与通过卡控制器2220的时钟发生器(未示出)生成的时钟信号同步地将数据存储在存储器2230中。存储器2230可以存储从主机2100传送的数据。例如，如果主机2100是数码相机，则存储器2230可以存储图像数据。
[0152]本发明构思的快闪存储器2230可以包括沿垂直于衬底的方向堆叠的存储单元。非易失性存储器件2230可以同时地或分开地执行核心恢复操作和数据输出操作。如果同时地执行核心恢复操作和数据输出操作，则即使非易失性存储器件2230的就绪/忙信号RnB具有高电平卡控制器2220也可以在命令等待时间tRC期间不发出下一命令。
[0153]卡连接单元2210可以被配置成使用诸如USB、MMC、PC1-E、SAS、SATA、PATA, SCS1、ESDI和IDE等等的各种接口协议中的一个与外部设备(例如，主机)通信。
[0154]非易失性存储器件和/或存储控制器可以根据多种封装技术中的任何一种被封装，诸如PoP (层叠封装)、球栅阵列(BGA)、芯片规模封装(CSP )、塑料式引线芯片承载封装(PLCC)、塑料双列直插式封装(PDIP)、晶片包中管芯封装(Die in Waffle Pack)、晶片形式的管芯封装(Die in Wafer Form)、板上芯片技术(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(S0IC)、缩小外型封装(SS0P)、薄型小尺寸封装(TS0P)、薄型四方扁平封装(TQFP)、单列直插式封装(SIP)、多芯片封装(MCP )、晶片级制造封装(WFP )、晶片级处理堆栈封装(WSP )等等。
[0155]虽然已经参照示例性实施例描述了本发明构思，但是对本领域技术人员将明显的是，可以做出各种改变而不会脱离本发明所限定的精神和范围。因此，应当理解，以上实施例不是限制性的而仅是说明性的。
【权利要求】
1.一种非易失性存储器件，包括: 单元阵列，包括在衬底上沿垂直方向延伸的多个单元串，所述多个单元串中的每一个中的存储单元由多条字线和多条位线控制； 页缓冲器，连接到所述多条位线并且被配置成存储在感测操作中感测的单元阵列的数据； 电压生成器，被配置成向所述多条字线和所述多条位线提供电压； 输入/输出缓冲器，被配置成在数据转储操作中临时存储从页缓冲器接收到的感测数据并且向外部设备输出临时存储的数据；以及 控制逻辑，被配置成在感测数据被转储到输入/输出缓冲器之后并且在所述单元阵列从所述感测操作的偏置电压的恢复被完成之前，将所述非易失性存储器件的状态设置为就绪状态。
2.如权利要求1所述的非易失性存储器件，其中所述控制逻辑被配置成向页缓冲器提供转储信号，以使得感测数据从页缓冲器转储到输入/输出缓冲器。
3.如权利要求2所述的非易失性存储器件，其中所述控制逻辑包括: 状态生成器，被配置成响应于转储信号将状态设置为就绪状态。
4.如权利要求1所述的非易失性存储器件，其中所述控制逻辑响应于读使能信号控制输入/输出缓冲器向外部设备输出感测数据。
5.如权利要求1所述的非易失性存储器件，其中所述偏置电压是提供给单元阵列的字线、选择线、体区域、位线和公共源极线中的至少一个的读偏置电压。
6.如权利要求1所述的非易失性存储器件，其中通过控制指示非易失性存储器件是忙状态还是就绪状态的就绪/忙信号来设置所述状态。
7.如权利要求1所述的非易失性存储器件，其中通过响应于来自外部设备的状态读命令控制输出的状态数据的内容来设置所述状态。
8.如权利要求1所述的非易失性存储器件，其中所述控制逻辑被配置成根据读模式在偏置电压的恢复操作之前或之后将状态设置为就绪状态。
9.如权利要求8所述的非易失性存储器件，其中使用读命令选择所述读模式。
10.如权利要求8所述的非易失性存储器件，其中使用设置特征命令选择所述读模式。
11.一种存储系统，包括: 非易失性存储器件，被配置成响应于读命令感测和锁存被选存储单元的数据，输出锁存的数据作为读数据，以及在被选存储单元上的恢复操作完成之前将就绪/忙信号设置为就绪状态；以及 存储控制器，被配置成基于就绪/忙信号控制非易失性存储器件以使得输出读数据，以及在从就绪/忙信号被设置为就绪状态的时间点开始逝去参考时间之后发出下一命令。
12.如权利要求11所述的存储系统，其中所述非易失性存储器件在执行恢复操作的同时输出读数据。
13.如权利要求11所述的存储系统，其中所述读命令是第二类型的读命令， 其中当接收到第一类型的读命令时，所述非易失性存储器件在恢复操作完成之后将就绪/忙信号设置为就绪状态，以及 其中当接收到第二类型的读命令时，所述非易失性存储器件在恢复操作完成之前将就绪/忙信号设置为就绪状态。
14.如权利要求13所述的存储系统，其中当接收到第二类型的读命令时，所述非易失性存储器件在读数据从页缓冲器转储到输入/输出缓冲器之后将就绪/忙信号设置为就绪状态。
15.如权利要求13所述的存储系统，其中在第二类型的读命令提供给非易失性存储器件之后，所述存储控制器在从就绪/忙信号从忙状态变换为就绪状态的时间点开始逝去参考时间之后发出下一命令。
16.如权利要求15所述的存储系统，其中所述参考时间是执行恢复操作花费的时间。
17.如权利要求15所述的存储系统，其中所述存储控制器基于读请求的数据的大小或参考时间来确定发出下一命令的定时。
18.如权利要求17所述的存储系统，其中当输出读请求的数据花费的时间短于参考时间时，所述存储控制器在读请求的数据的输出结束之后向非易失性存储器件发出下一命令。
19.如权利要求11所述的存储系统，其中所述恢复操作包括将非易失性存储器件中生成的字线电压、位线电压、公共源极线电压、体电压、电荷泵电压、以及选择线电压中的至少一个复位的操作。
20.一种非易失性存储器件的控制方法，包括: 向非易失性存储器件提供第一命令； 检测非易失性存储器件的就绪/忙信号从忙状态变换到就绪状态的时间点；以及 向非易失性存储器件提供第二命令； 其中在就绪/忙信号从忙状态变换到就绪状态的时间点开始逝去参考时间之前禁止向非易失性存储器件发出第二命令。
21.如权利要求20所述的控制方法，其中第一命令是非易失性存储器件的被选存储单元上的读命令。
22.如权利要求21所述的控制方法，还包括: 在就绪/忙信号从忙状态变换到就绪状态的时间点将从被选存储单元感测的数据输出到非易失性存储器件的外部。
23.如权利要求22所述的控制方法，其中在从就绪/忙变换从忙状态变换到就绪状态的时间点开始逝去参考时间期间将用于感测非易失性存储器件的被选存储单元的读偏置复位。
24.一种存储系统的控制方法，所述存储系统包括存储控制器和非易失性存储器件，所述方法包括: 从存储控制器向非易失性存储器件发送读命令； 将非易失性存储器件的就绪/忙信号从就绪状态变换到忙状态； 通过将数据加载到非易失性存储器件的页缓冲器中来感测非易失性存储器件的存储单元阵列的数据； 将来自页缓冲器的数据转储到非易失性存储器件的输入/输出缓冲器； 执行存储单元阵列的恢复操作；以及 在存储单元阵列的恢复操作完成以前将非易失性存储器件的就绪/忙信号从忙状态变换到就绪状态。
25.如权利要求24所述的控制方法，还包括所述存储控制器延迟将下一命令发送到非易失性存储器件直到在就绪/忙信号从忙状态变换到就绪状态之后逝去参考时间。
26.如权利要求25所述的控制方法，其中所述参考时间是执行恢复操作花费的时间。
27.如权利要求24所述的控制方法，还包括当就绪/忙信号变换到就绪状态时将数据从输入/输出缓冲器发送到存储控制器。
28.如权利要求26所述的控制方法，其中所述恢复操作与将数据从输入/输出缓冲器发送到存储控制器的至少一部分并行地执行。
29.如权利要求27所述的控制方法，其中所述恢复操作包括将非易失性存储器件中生成的字线电压、位线电压、公共源极线电压、体电压、电荷泵电压、以及选择线电压中的至少一个复位的操作。
30.如权利要求28所述的控制方法，其中所述非易失性存储器件的存储单元阵列是三维存储 单元阵列。
【文档编号】G11C16/26GK103996415SQ201410025173
【公开日】2014年8月20日 申请日期:2014年1月20日 优先权日:2013年1月18日
【发明者】郭东勋, 尹铉竣, 沈烔教 申请人:三星电子株式会社