缩减布局区域的闪速存储器装置制造方法
【专利摘要】缩减布局区域的闪速存储器装置。提供了一种缩减布局区域的闪速存储器装置。在该闪速存储器装置中，与多对比特线相对应的多个电源连接部的偶数功率晶体管和奇数功率晶体管，和与其相对应的多个选择连接部的偶数选择晶体管和奇数选择晶体管设置在一个公共有源区中。在该闪速存储器装置中，因为缩减了用于区别有源区的绝缘区的数量/布局区域，所以缩减了沿垂直方向的布局长度，最终显著缩减了整体所需布局区域。
【专利说明】缩减布局区域的闪速存储器装置
【技术领域】
[0001]本发明致力于半导体存储器装置，并且更具体地说，致力于缩减布局区域的闪速存储器装置。
【背景技术】
[0002]随着移动系统和各种应用系统的发展，对作为非易失性存储器的闪速存储器装置的需求日益增长。闪速存储器装置是即使没有向它们提供电力也能够存储数据的装置。
[0003]闪速存储器装置的结构包括:数据传输块，其通过各条公共比特线向页面缓冲器块提供经由单个对的比特线从存储器阵列提取的数据。该数据传输块包括:电源连接部，该电源连接部被控制成使得各对比特线连接至电源电压；和选择连接部，该选择连接部被控制成使得各对比特线选择性地连接至各条公共比特线。
[0004]近年来，随着包括闪速存储器装置的半导体存储器装置的集成度增加，通过应用双重构图技术(DPT)缩减了图案的尺寸(节距)和间隔(空间)。在该闪速存储器装置中，根据DPT，成对比特线的布线以同一节距从存储器阵列延展至页面缓冲器的前级处的电源连接部和选择连接部。在这种情况下，在布局闪速存储器装置的数据传输块时，限制了沿水平方向的宽度，而增加了沿垂直方向的布局长度。
【发明内容】
[0005]根据本发明的系统和方法的示例性实施方式致力于提供这样的闪速存储器装置，即，其通过在布局闪速存储器装置的数据传输块时缩减沿垂直方向的布局长度来缩减布局区域。
[0006]在一个实施方式中，提供了一种闪速存储器装置，该闪速存储器装置具有:存储器阵列、多对比特线、多条公共比特线以及数据传输块。各对比特线连接至所述存储器阵列，布线至第一导电层并且包括偶数比特线和奇数比特线。所述多条公共比特线被设置成对应于所述多对比特线。所述数据传输块经由所述多对比特线向与所述多对比特线相对应的所述公共比特线提供从所述存储器阵列提取的数据。
[0007]在一个实施方式中，所述数据传输块包括:多个电源连接部，所述多个电源连接部被设置成对应于所述多对比特线。各个电源连接部包括:偶数功率晶体管和奇数功率晶体管，该偶数功率晶体管被控制成使得各条偶数比特线连接至电源电压，该奇数功率晶体管被控制成使得各条奇数比特线连接至所述电源电压。所述数据传输块还包括多个选择连接部，所述多个选择连接部对应于所述多对比特线。各个选择连接部包括:偶数选择晶体管和奇数选择晶体管，该偶数选择晶体管被控制成使得各条偶数比特线连接至所述多条公共比特线中的一条公共比特线，该奇数选择晶体管被控制成使得各条奇数比特线连接至所述多条公共比特线中的一条公共比特线。所述多个电源连接部的所述偶数功率晶体管和所述奇数功率晶体管对应于所述多对比特线当中的至少两对比特线，并且所述多个选择连接部的所述偶数选择晶体管和所述奇数选择晶体管形成在一个公共有源区中。[0008]在一个实施方式中，与所述多对比特线相对应的所述多个电源连接部和所述多个选择连接部一起设置在一个公共有源区中。因此，缩减了沿垂直方向的布局长度，并且大致缩减了整体布局区域。
【专利附图】
【附图说明】
[0009]通过参照附图对本发明的详细示例性实施方式进行描述，本领域普通技术人员将更加清楚本发明的上述和其它目的、特征以及优点，其中:
[0010]图1是例示根据本发明的示例性实施方式的闪速存储器装置的图；
[0011]图2是例示与图1的闪速存储器装置中的任何一对比特线相对应的电源连接部和选择连接部的等效电路的实施方式的图；
[0012]图3是例示图1的公共有源区ARCAT的一部分的局部扩大图；
[0013]图4是例示图1的电源有源区ARPAT中的一个的细节的图；以及
[0014]图5是例示图1的选择有源区ARSAT中的一个的细节的图。
【具体实施方式】
[0015]下面，参照附图，对本发明的示例性实施方式进行详细描述。虽然本发明结合其示例性实施方式进行示出 并描述，但本领域技术人员应当清楚，在不脱离本发明的精神和范围的情况下，可以进行各种修改。
[0016]最初参照图1，例示了根据本发明的闪速存储器装置100的示例性实施方式。该闪速存储器装置包括:多组构成部件102。构成部件的数据和信号或者与该数据和信号的布线相关联的构成部件用变形的折缝线104例示。该闪速存储器装置包括用于实现这些构成部件的布局区域106。
[0017]该闪速存储器装置包括:存储器阵列MARR108、多对(第I至第η对)比特线110(例如，BL〈l>e/BL〈l>o、BL〈2>e/BL〈2>o、BL〈3>e/BL〈3>o、…、BL〈n>e/BL〈n>o)、多条(第 I至第η)公共比特线114 (例如，CBL〈1>、CBL〈2>、CBL〈3>、…、CBL〈n>)，以及数据传输块BKDATR112。如在此使用的，〈> 内的数字是用于彼此区别构成部件的序列号。如果这些部件不需要利用系列号区别，则应注意到省略了〈>和〈> 内的数字。在一个实施方式中，该存储器阵列MARR包括多个闪速存储器单元(未示出)。该第I至第η对比特线BL〈l>e/BL〈l>0、BL〈2>e/BL〈2>o、BL〈3>e/BL〈3>o、…、BL<n>e/BL<n>o 连接至存储器阵列 MARR，并且被示出沿一个方向(即，垂直方向)延展。这些比特线对被布线116至第一导电层，例如，第一金属层，并且包括偶数比特线BL〈l>e、BL〈2>e、BL〈3>e、…、BL〈n>e，和奇数比特线BL〈l>o、BL〈2>o、BL〈3>o、…、BL〈n>o。第 I 至第 η 公共比特线 CBL〈1>、CBL〈2>、CBL〈3>、...、CBL〈n>被设置成对应于第I至第η对比特线BL〈l>e/BL〈l>o、BL〈2>e/BL〈2>o、BL〈3>e/BL〈3>o、…、BL〈n>e/BL〈n>o。
[0018]数据传输块BKDATR通过第I至第η对比特线BL〈l>e/BL〈l>o、BL〈2>e/BL〈2>o、BL〈3>e/BL〈3>o、…、BL〈n>e/BL〈n>o，向对应的第 I 至第 η 公共比特线 CBL〈1>、CBL〈2>、CBL〈3>、...、CBL〈n>提供从存储器阵列MARR提取的数据。第I至第η公共比特线CBL〈1>、CBL〈2>、CBL〈3>、-XBL<n>中的数据被提供给页面缓冲块BKPB118。在一个示例性实施方式中，这些比特线对 BL〈l>e/BL〈l>o、BL〈2>e/BL〈2>o、BL〈3>e/BL〈3>o、…、BL〈n>e/BL〈n>o通过双重构图技术(DPT)形成。当应用DPT时，缩减了这些比特线对BLe/BLo的图案的尺寸(节距)和空间。而且，基于DPT布线的这些比特线对BL〈l>e/BL〈l>o、BL〈2>e/BL〈2>o、BL〈3>e/BL〈3>o、…、BL<n>e/BL<n>o以同一间距从存储器阵列MARR延展至页面缓冲BKPB前级的电源连接部(PFCN)和选择连接部(PSEL)。对于本领域技术人员来说，容易获得合适的 DPT。
[0019]在一个实施方式中，数据传输块BKDATR包括多个(第I至第η)电源连接部PFCN〈1>至PFCN〈n>120，和多个(第I至第η)选择连接部PSEL〈1>至PSEL〈n>122。因此，将一对比特线BLe/BLo设置成对应于一个电源连接部PFCN和一个选择连接部PSEL。
[0020]参照图2，例示了与闪速存储器装置100中的多对比特线BLe/BLo中的任一对相对应的电源连接部PFCN和选择连接部PSEL的等效电路200。电源连接部202PFCN包括偶数功率晶体管TRPe204和奇数功率晶体管TRPo206。选择连接部PSEL208包括偶数选择晶体管TRSe210和奇数选择晶体管TRSo212。响应于偶数放电信号DISCHe214来控制偶数功率晶体管TRPe，以使偶数比特线BLe216连接至电源电压PWR218。另外，响应于奇数放电信号DISCHo220来控制奇数功率晶体管TRPo，以使奇数比特线BLo222连接至该电源电压PWR218。另外，响应于偶数选择信号BSLe224来控制偶数选择晶体管TRSe，以使该偶数比特线BLe216连接至对应公共比特线CBL226。响应于奇数选择信号BSLo228来控制奇数选择晶体管TRSo212，以使该奇数比特线BLo222连接至对应公共比特线CBL226。
[0021]再次参照图1，根据本发明在闪速存储器装置中设置有公共有源区ARCAT130。公共有源区ARCAT是用一条闭合曲线指定的区域，并且是其中排除了被设置成隔离相邻有源区的绝缘区(例如，隔离氧化物区)。用于形成该公共有源区ARCAT的合适方法是本领域技术人员已知且可获的。在该公共有源区ARCAT中，设置了与至少两对比特线BLe/BLo相对应的电源连接部PFCN 的偶数功率晶体管TRPe和奇数功率晶体管TRPo，并且设置了与其相对应的选择连接部PSEL的偶数选择晶体管TRSe和奇数功率晶体管TRSo。在一个实施方式中，在该公共有源区ARCAT中，设置了与第3至第η对比特线BL〈3>e/BL〈3>o至BL〈n>e/BL<n>o相对应的第3至第η电源连接部PFCN〈3>至PFCN〈n>的偶数功率晶体管TRPe和奇数功率晶体管TRPo，并且设置了与其相对应的第3至第η选择连接部PSEL〈3>至PSEL〈n>的偶数选择晶体管TRSe和奇数功率晶体管TRSo。因此，在根据本发明的闪速存储器装置中，显著缩减了绝缘区的数量，从而缩减了沿垂直方向的布局长度，最终显著缩减了整体所需布局区域。
[0022]参照图3，例示了图1的公共有源区ARCAT300的示例性实施方式。ARCAT包括与比特线对BL〈4>e/BL〈4>o相对应的电源连接部PFCN〈4>302和选择连接部PSEL〈4>304。而且还包括与比特线对BL〈3>e/BL〈3>o相对应的电源连接部PFCN〈3>306的一部分。在该公共有源区ARCAT中，与各对比特线BLe/BLo相对应的奇数放电信号DISCHo308、奇数选择信号BSLo310、偶数选择信号BSLe312，以及偶数放电信号DISCHe314沿水平方向从顶至底延展并布线。这时，奇数放电信号DISCHo、奇数选择信号BSLo、偶数选择信号BSLe，以及偶数放电信号DISCHe的布线优选地形成在第三导电层(例如，多栅极层)上，其在该图中利用细双点划线例示。在该公共有源区ARCAT中，与各对比特线BLe/BLo相对应的电源电压PWR320、奇数比特线BLo、公共比特线CBL322，以及偶数比特线BLe沿水平方向从顶至底延展并布线成与第一导电层的布线交叉。这时，沿水平方向延展的电源电压PWR、奇数比特线BLo、公共比特线CBL，以及偶数比特线BLe的布线优选地形成在第二导电层(例如，第二金属层)上，其在该图中利用细单点划线例示。因为相应信号按这种方式在公共有源区ARCAT中布线，所以公共有源区ARCAT中的电源电压PWR的布线形成在相互不同的比特线对BLe/BLo的奇数放电信号DISCHo的布线与偶数放电信号DISCHe的布线之间。
[0023]在一个实施方式中，电源电压PWR的布线形成在选通和比特线对BL〈4>e/BL〈4>o相对应的电源连接部PFCN〈4>的偶数功率晶体管TRPe的偶数放电信号DISCHe的布线与选通和比特线对BL〈3>e/BL〈3>0相对应的电源连接部PFCN〈3>的奇数功率晶体管TRPo的奇数放电信号DISCHo的布线之间(参见图3的“A”)。另外，公共有源区ARCAT中的各对比特线BLe/BLo的偶数谐振信号BSLe的布线和奇数谐振信号BSLo的布线形成在各个比特线BLe/BLo的偶数放电信号DISCHe的布线与各对比特线BLe/BLo的奇数放电信号DISCHo的布线之间。另一方面，沿水平方向延展并形成在第二导电层上的比特线对BLe/BLo经由触点连接至形成在第一导电层上并沿垂直方向延展的比特线对(BLe/BLo)。另外，与形成在公共有源区ARCART中的选择连接部PSEL相对应的各条公共比特线CBL沿水平方向部分延展并布线，而针对剩余部分沿垂直方向延展并布线。通过具有这种结构的比特线对BLe/BLo和公共比特线CBL，可以将偶数功率晶体管TRPe和奇数功率晶体管TRPo设置成，相互接近偶数选择晶体管TRSe和奇数选择晶体管TRSo。结果，进一步缩减所需布局区域。
[0024]再次参照图1，该闪速存储器装置还包括至少一个电源有源区ARPAT132和至少一个选择有源区ARSAT134。电源有源区ARPAT和选择有源区ARSAT是用一条闭合曲线指定的区域，并且是其中排除被设置成隔离相邻有源区的绝缘区的区域，如在前述公共有源区ARCAT中。用于形成电源有源区ARPAT和选择有源区ARSAT的合适方法是本领域技术人员已知且可获的。
[0025]参照图4，提供了用于任何电源有源区ARPAT400的合适排布结构的例示图。在该电源有源区ARPAT中，形成了与另一对比特线(例如，BL〈2>e/BL〈2>o，其不是公共有源区ARCART中的比特线对)相对应的电源连接部PFCN〈2>406的偶数功率晶体管TRPe402和奇数功率晶体管TRPo404。
[0026]参照图5，提供了用于任何选择有源区ARSAT500的合适排布结构的例示图。在该选择有源区ARSAT中，形成了与另一对比特线(例如，BL〈2>e/BL〈2>o，其不是公共有源区ARCART中的比特线对)相对应的选择连接部PSFL〈2>506的偶数选择晶体管TRSe502和奇数选择晶体管TRSo504。由此，电源电压PWR的布线的相互连接(图1中未示出)可以通过以下步骤容易地实现:将与一些比特线对BLe/BLo相对应的电源连接部PFCN和选择连接部PSEL设置在单独的电源有源区ARPAT和单独的选择有源区ARSAT中而非公共有源区ARCAT中。另选的是，考虑到比特线对BLe/BLo的总数等，可以恰当地调节根据本发明的闪速存储器装置中的、和公共有源区ARCAT相对应的比特线对BLe/BLo的数量与和电源连接部PFCH和选择连接部PSEL相对应的比特线对BLe/BLo的数量的比率。
[0027]总之，在根据本发明示例性实施方式的闪速存储器装置中，与所述多对比特线BLe/BLo至BL〈n>e/BL〈n>0相对应的电源连接部PFCN的偶数功率晶体管TRPe和奇数功率晶体管TRPo，和与其相对应的所述多个选择连接部PSEL的偶数选择晶体管TRSe和奇数选择晶体管TRSo设置在一个公共有源区ARCAT中。由此，通过将设置在一个公共有源区ARCAT中的所述多个电源连接部PFCN和所述多个选择连接部PSEL，与其中皆单独形成用于设置所述多个电源连接部PFCN和所述多个选择连接部PSEL的电源有源区ARPAT和选择有源区ARSAT的程度相比，显著缩减了绝缘区的数量。结果，在根据本发明的闪速存储器装置的实施方式中，缩减了沿垂直方向的布局长度，最终显著缩减了整体所需布局区域。
[0028]本发明已经参照附图中例示的示例性实施方式进行了描述，但仅仅进行了例证。本领域技术人员应当明白，在不脱离本发明的精神或范围的情况下，可以对本发明上述示例性实施方式进行各种修改。由此，本发明旨在覆盖落入所附权利要求书及其等同物的范围内的、本发明所提供的所有这种修改例。
[0029]相关申请的交叉引用
[0030]本申请要求保护2013年2月18日提交的韩国专利申请N0.2013-0016722的优先权和权益，其全部公开通过引用并入于此。
【权利要求】
1.一种闪速存储器装置，该闪速存储器装置包括: 存储器阵列； 多对比特线，该多对比特线与该存储器阵列通信，各对比特线包括偶数比特线和奇数比特线； 多条公共比特线，各条公共比特线对应于所述多对比特线中的一对:以及数据传输块，该数据传输块与所述多对比特线和所述多条公共比特线通信，以通过所述多对比特线向与所述多对比特线相对应的所述公共比特线提供从所述存储器阵列提取的数据，所述数据传输块包括: 多个电源连接部，各个电源连接部与所述多对比特线中的一对比特线通信，并且包括:偶数功率晶体管和奇数功率晶体管，该偶数功率晶体管与指定比特线对中的偶数比特线通信并且被控制成将所述偶数比特线连接至电源电压，该奇数功率晶体管与所述指定比特线对中的奇数比特线通信并且被控制成将所述奇数比特线连接至所述电源电压； 多个选择连接部，所述多个选择连接部被设置成，各个选择连接部与指定电源连接部通信，并且包括:偶数选择晶体管和奇数选择晶体管，该偶数选择晶体管与所述一对比特线中的、和所述指定电源连接部相关联的偶数比特线通信并且被控制成将所关联的所述偶数比特线连接至指定公共比特线，该奇数选择晶体管与所述一对比特线中的、和所述指定电源连接部相关联的奇数比特线通信并且被控制成将所关联的所述奇数比特线连接至所述指定公共比特线；以及 单个公共有源区，该单个公共有源区包括:所述多个电源连接部中的至少两个电源连接部的所有偶数功率晶 体管和奇数功率晶体管以及所述多个选择连接部中的所有偶数选择晶体管和奇数选择晶体管。
2.根据权利要求1所述的闪速存储器装置，其中，所述多对比特线利用双重构图技术形成。
3.根据权利要求1所述的闪速存储器装置，其中，所述单个公共有源区还包括: 电源电压布线，该电源电压布线与所述电源电压通信； 偶数放电信号布线和奇数放电信号布线，该偶数放电信号布线和奇数放电信号布线在所述单个公共有源区中的所述多个电源连接部中的每一个电源连接部中，各个偶数放电信号布线与多个所述偶数功率晶体管中的一个偶数功率晶体管通信以选通该偶数功率晶体管，并且各个奇数放电信号布线与多个所述奇数功率晶体管中的一个奇数功率晶体管通信以选通该奇数功率晶体管，所述电源电压布线设置在偶数放电信号布线与奇数放电信号布线对之间。
4.根据权利要求3所述的闪速存储器装置，其中，所述单个公共有源区还包括: 偶数选择信号布线，该偶数选择信号布线与所述多个选择连接部中的各个偶数选择晶体管通信以选通各个偶数选择晶体管；和 奇数选择信号布线，该奇数选择信号布线与所述多个选择连接部中的各个奇数选择晶体管通信以选通各个奇数选择晶体管，指定选择连接部的所述偶数选择信号布线和奇数选择信号布线设置在所述指定选择连接部的偶数放电信号布线与奇数放电信号布线之间。
5.根据权利要求1所述的闪速存储器装置，其中，与设置在所述公共有源区中的选择连接部相对应的各个公共比特线在所述公共有源区内沿水平方向部分地延展并布线，并且在所述公共有源区外侧沿垂直方向延展并布线。
6.根据权利要求1所述的闪速存储器装置，其中: 所述多对比特线设置在第一导电层中；并且 与设置在所述公共有源区中的电源连接部通信的各对比特线包括设置在第二导电层中并且沿水平方向延展的部分。
7.根据权利要求6所述的闪速存储器装置，其中，各条比特线设置在所述第二导电层中。
8.根据权利要求1所述的闪速存储器装置，其中，所述数据传输块还包括: 至少一个电源有源区，该至少一个电源有源区包括:与指定比特线对相对应的指定电源连接部的所述偶数功率晶体管和所述奇数功率晶体管；和 至少一个选择有源区，该至少一个选择有源区包括:与所述指定电源连接部相对应的指定选择连接部的所述偶数选择晶体管和所述奇数选择晶体管。
9.一种闪速存储器装置，该闪速存储器装置包括: 存储器阵列； 多对比特线，所述多对比特线与所述存储器阵列通信，各对比特线都包括偶数比特线和奇数比特线； 多条公共比特线，各条公共比特线对应于所述多对比特线中的一对:以及数据传输块，该数据传输块与所述多对比特线和所述多条公共比特线通信，以通过所述多对比特线向与所述多对比特线相对应的所述公共比特线提供从所述存储器阵列提取的数据，所述数据传输块包括: 多个电源连接部，各个电源连接部与所述多对比特线中的一对比特线通信，并且包括:偶数功率晶体管和奇数功率晶体管，该偶数功率晶体管与指定比特线对中的偶数比特线通信并且被控制成将所述偶数比特线连接至电源电压，该奇数功率晶体管与所述指定比特线对中的奇数比特线通信并且被控制成将所述奇数比特线连接至所述电源电压； 多个选择连接部，所述多个选择连接部被设置成，各个选择连接部与指定电源连接部通信，并且包括:偶数选择晶体管和奇数选择晶体管，该偶数选择晶体管与所述一对比特线中的、和所述指定电源连接部相关联的偶数比特线通信并且被控制成将所关联的所述偶数比特线连接至指定公共比特线，该奇数选择晶体管与所述一对比特线中的、和所述指定电源连接部相关联的奇数比特线通信并且被控制成将所关联的所述奇数比特线连接至所述指定公共比特线；以及 仅三个有源区，所述三个有源区包括: 单个公共有源区，该单个公共有源区包括:所述多个电源连接部中的至少两个电源连接部的所有偶数功率晶体管和奇数功率晶体管以及所述多个选择连接部中的所有偶数选择晶体管和奇数选择晶体管； 电源有源区，该电源有源区包括:与指定比特线对相对应的指定电源连接部的所述偶数功率晶体管和所述奇数功率晶体管；以及 选择有源区，该选择有源区包括:与所述指定电源连接部相对应的指定选择连接部的所述偶数选择晶体管和所述奇数选择晶体管； 其中，所述数据传输块包括仅在有源区之间的绝缘区。
【文档编号】G11C16/04GK103996413SQ201410051128
【公开日】2014年8月20日 申请日期:2014年2月14日 优先权日:2013年2月18日
【发明者】康太京, 尹勋模 申请人:菲德里克斯有限责任公司, 尼莫斯科技有限责任公司