半导体存储装置、数据存取方法
【专利摘要】本发明提供一种半导体存储装置，该半导体存储装置具备：多个存储机构，由通过多个触发器构成的行缓冲区、和对所述多个触发器进行时钟供给的时钟供给电路构成；时钟控制机构，其对所述时钟供给电路所输出的时钟的开／关进行控制；选择机构，其对所述多个存储机构的输出中的1个进行选择；和控制机构，其对所述时钟控制机构和所述选择机构进行控制。
【专利说明】半导体存储装置、数据存取方法
[0001]本申请主张以在2013年2月27日申请的日本专利申请第2013-036968号为基础申请的优先权，并将该基础申请的内容全部弓I入本申请。
【技术领域】
[0002]本发明涉及半导体存储装置，特别涉及行缓冲区(line Buffer)、数据存取方法。【背景技术】
[0003]在一般对数码照相机等的图像数据进行处理的LSI (半导体集成电路)中，搭载有用于对所输入的图像(数据)进行图像加工的图像处理电路(数据处理电路)。
[0004]在该图像处理电路中，在通过光栅扫描、并且使用纵向的像素进行数据处理的情况下，经常使用行缓冲区，该行缓冲区用于保持I行图像的水平方向的数据。
[0005]例如，在日本特开2009-246488号公报中，已公开了能够在具备存储I行的图像数据的单端口存储器的行缓冲区中，用与具备双端口存储器的行缓冲区相同的时间来进行读出动作以及写入动作的行缓冲区的技术。
[0006]行缓冲区大都利用SRAM (Static Random Access Memory,静态随机存取存储器)来安装，但在图像的水平尺寸小的情况下也常见从电路面积的观点出发，利用触发器来安装的情况。
[0007]一般在利用触发器安装行缓冲区的情况下，作为电路构造，大致分为地址方式和FIFO (First-1n-First-Out,先入先出)方式这2种方式。
[0008]图1是按地址方式安装了 I行是160像素的行缓冲区的情况的框图。
[0009]在图1中，11是用于存储所输入的图像数据的触发器，并准备有160像素的量的触发器。
[0010]此外在图1中，12是写地址译码器(write address decoder),其用于根据所输入的写地址来指定使图像数据存储到哪个触发器中，13是时钟门控单元(clock gatingcell)，其用于对由写地址译码器12选择的触发器11的时钟供给进行控制，14是读地址译码器，其用于根据所输入的读地址来指定图像处理所需的像素是触发器11中的哪个触发器，15是选择器，其用于对由读地址译码器14指定的触发器11的输出进行选择。
[0011]在该地址方式的行缓冲区中，触发器11在本例中存储160像素的量的图像数据，所以从对开头数据进行存储的触发器起依次分配有例如000号至159号的地址。现在，在将图像数据存储到000号的触发器(FF000)中的情况下，若作为写地址而指定000号，则写地址译码器12通过在时钟门控单元13中，将对000号的触发器供给时钟的时钟门控单元(CG000)设为选择状态，并将除此以外的时钟门控单元设为非选择状态，来执行对000号的触发器(FF000)的图像数据的写入。
[0012]此外，在从触发器11读出图像数据的情况下，例如，若在读地址中指定000号的地址，则读地址译码器14控制选择器15，使得选择器15输出000号的触发器(FF000)的图像数据。[0013]该地址方式的行缓冲区是使图像数据存储到由写地址指定的触发器中、并调出由读地址指定的触发器的图像数据的、与SRAM执行相同的动作的电路。
[0014]图2是与图1相同的I行是160像素的行缓冲区，但按FIFO方式进行了安装的情况的框图。
[0015]在图2中，21是存储所输入的图像数据的触发器，由具有160像素的量且顺序连接的移位寄存器构成。
[0016]此外在图2中，22是时钟门控单元，其在使由移位寄存器构成的触发器21的数据移位时，对整个触发器21的时钟供给进行控制，23是FIFO控制部，其对触发器21的移位动作进行控制。
[0017]在该FIFO方式的行缓冲区中，在使160像素的图像数据存储到行缓冲区中的情况下，从开头的像素起依次将160像素的图像数据输入到触发器21中。于是，FIFO控制部23进行控制使得时钟门控单元22对触发器21进行时钟供给，从时钟门控单元22对触发器21的全部供给时钟，并使触发器21执行移位动作，由此将160像素的图像数据存储到触发器21中。
[0018]此外，在从触发器21读出图像数据的情况下，与数据写入时同样地，FIFO控制部23进行控制使得时钟门控单元22对触发器21进行时钟供给，从时钟门控单元22对触发器21的全部供给时钟，并使触发器21执行移位动作，由此最先被输入的图像数据最先被调出，之后，依次从触发器21输出160像素的图像数据。
[0019]若对所述地址方式与FIFO方式的行缓冲区进行比较，则地址方式由于仅必要的像素的触发器执行动作，因而与FIFO方式相比具有功率消耗减小这样的优点，但是需要用于选择像素的电路(写地址译码器、读地址译码器、选择器)，所以与FIFO方式相比具有电路面积增大这样的缺点。
[0020]另一方面，FIFO方式不需要用于选择像素的电路(写地址译码器、读地址译码器、选择器)，与地址方式相比具有能够减小电路面积这样的优点，但为了进行移位动作，必须使所有的触发器同时工作，其结果，具有功率消耗与地址方式相比增大这样的缺点。
[0021]这样，在利用触发器安装行缓冲区的情况下，存在地址方式和FIFO方式无论选择哪种方式，都难以实现电路面积与功率消耗这二者的最佳化这样的课题。
【发明内容】
[0022]本发明的目的在于，为了解决所述现有的课题，提供一种进行行缓冲区的电路面积与功率消耗这二者的最佳化的技术。
[0023]本发明的半导体存储装置具备:多个存储机构，由通过多个触发器构成的行缓冲区、和对所述多个触发器进行时钟供给的时钟供给电路构成；时钟控制机构，其对所述时钟供给电路所输出的时钟的开/关进行控制；选择机构，其对所述多个存储机构的输出中的I个进行选择；和控制机构，其对所述时钟控制机构和所述选择机构进行控制。
【专利附图】
【附图说明】
[0024]图1是按地址方式安装了 I行是160像素的行缓冲区的情况的框图。
[0025]图2是按FIFO方式安装了 I行是160像素的行缓冲区的情况的框图。[0026]图3是按本发明的FIFO分割方式安装了 I行是160像素的行缓冲区的情况的框图。
[0027]图4是示出对行缓冲区采用了地址方式、FIFO方式、本发明的FIFO分割方式的情况下的功率消耗的差异的曲线图。
[0028]图5是示出对行缓冲区采用了地址方式、FIFO方式、本发明的FIFO分割方式的情况下的电路面积的差异的曲线图。
【具体实施方式】
[0029]以下，参照附图对将本发明应用于I行是160像素的行缓冲区的情况下的一个实施方式进行说明。
[0030]图3是本发明的I行是160像素的行缓冲区的框图。
[0031]本发明为将FIFO以某种程度的大小进行了分割的FIFO分割方式。在本实施例中，将一个FIFO的大小设为20像素的量，为了整体存储160像素的图像数据而安装有8个FIFO。
[0032]在图3中，31a?31h是用于存储所输入的图像数据的触发器，由按照每20像素顺序连接的移位寄存器构成。
[0033]此外在图3中，32a?32h是时钟门控单元，其用于在使由按照每20像素分开的移位寄存器构成的触发器31a?31h的数据移位时，对各触发器的时钟供给进行控制，33是FIFO控制部，其用于单独地控制触发器31a?3 Ih的移位动作，34是选择器，其用于对执行移位动作的触发器的输出进行选择。
[0034]以下，对图3的FIFO分割方式的行缓冲区的动作进行说明。
[0035]首先，从开头的像素起依次使图像数据输入到触发器31a(FF019)中，并使到第20像素为止的图像数据存储到触发器31a中。
[0036]于是此时，FIFO控制部33进行控制使得时钟门控单元32a对触发器31a进行时钟供给，从时钟门控单元32a对触发器31a的全部供给时钟，并使触发器31a执行移位动作，由此将20像素的图像数据存储到触发器31a中。
[0037]接着，从21像素起依次使图像数据输入到触发器31b (FF039)中，并使到第40像素为止的图像数据存储到触发器31b中。
[0038]于是此时，FIFO控制部33进行控制使得时钟门控单元32b对触发器31b进行时钟供给，从时钟门控单元32b对触发器31b的全部供给时钟，并使触发器31b执行移位动作，由此将下一个20像素的图像数据存储到触发器31b中。
[0039]以下同样地以20像素为单位切换执行移位动作的触发器，从而存储160像素的图
像数据。
[0040]此外，关于图像数据的读出，在对开头的像素至第20像素进行读出的情况下，FIFO控制部33控制时钟门控单元32a使得对触发器31a进行时钟供给，从时钟门控单元32a对触发器31a的全部供给时钟，并使触发器执行移位动作从而使第I像素至第20像素的图像数据按顺序输出。进而，FIFO控制部33进行控制，使得选择器34选择触发器31a的输出。
[0041]接着，在对第21像素至第40像素进行读出的情况下，FIFO控制部33控制时钟门控单元32b使得对触发器31b进行时钟供给，从时钟门控单元32b对触发器31b的全部供给时钟，并使触发器执行移位动作从而使第21像素至第40像素的图像数据按顺序输出。进而，FIFO控制部33进行控制，使得选择器34选择触发器31b的输出。
[0042]以下同样地以20像素为单位切换执行移位动作的触发器，从而使160像素的图像数据按顺序输出。
[0043]这样，本发明的半导体存储装置通过采用将FIFO以某种程度的大小进行了分割的FIFO分割构造，从而与存储同容量的数据的现有的FIFO方式的行缓冲区相比，能够减少执行移位动作的触发器的数目，并能抑制功率消耗。
[0044]此外，输出级的选择电路即选择器由于变为从分割后的FIFO的个数中进行选择，因而与现有的地址方式的行缓冲区相比，能减小电路面积。
[0045]在本次的实施例中，采用了将I行是160像素的行缓冲区分割为8个FIFO的构成，所以输出级的选择电路即选择器只要从8个FIFO中选择I个FIFO即可，但在现有的地址方式的行缓冲区的选择器中，必须从160个触发器中选择I个触发器。
[0046]图4是示出对行缓冲区采用了地址方式、FIFO方式、以及本实施例的FIFO分割方式的情况下的功率消耗的差异的曲线图。
[0047]如图4所示可知，本实施例的FIFO分割方式的行缓冲区与现有的地址方式、FIFO方式的行缓冲区相比，将功率消耗抑制在I / 5以下。
[0048]图5是示出对行缓冲区采用了地址方式、FIFO方式、以及本实施例的FIFO分割方式的情况下的电路面积的差异的曲线图。
[0049]如图5所示可知，本实施例的FIFO分割方式的行缓冲区与现有的FIFO方式的行缓冲区收纳于相等的面积，与地址方式的行缓冲区相比，为大约一半的面积。
[0050]以上，本发明的FIFO分割方式的地址缓冲区与现有的地址方式、FIFO方式相比，能实现电路面积与功率消耗这二者的最佳化。
[0051]另外，关于各电路的构成，在所述实施方式中例示的构成是一例，并不限于此，这些构成只要在可以获得本发明的作用效果的范围内就能够进行适当变更，且变更后的实施方式也包含在权利要求书所记载的发明、以及与该发明均等的发明的范围内。
【权利要求】
1.一种半导体存储装置，具备: 多个存储机构，其由通过多个触发器构成的行缓冲区、和对所述多个触发器进行时钟供给的时钟供给电路构成； 时钟控制机构，其对所述时钟供给电路所输出的时钟的开/关进行控制； 选择机构，其对所述多个存储机构的输出中的I个进行选择；和 控制机构，其对所述时钟控制机构和所述选择机构进行控制。
2.根据权利要求1所述的半导体存储装置，其特征在于， 所述控制机构，在数据写入时，将所述多个存储机构中进行写入的存储机构的所述时钟供给电路所输出的时钟控制为开。
3.根据权利要求1所述的半导体存储装置，其特征在于， 所述控制机构进行控制，使得在数据读出时，将所述多个存储机构中进行读出的存储机构的所述时钟供给电路所输出的时钟控制为开，并且所述选择机构选择该时钟输出被控制为开的存储机构的输出。
4.根据权利要求1所述的半导体存储装置，其特征在于， 所述行缓冲区按FIFO方式构成，其中所述FIFO方式为先入先出方式。
5.一种数据存取方法，是具备多个由多个触发器构成的行缓冲区的半导体存储装置的数据存取方法，所述数据存取方法的特征在于， 对构成所述多个行缓冲区中的I个行缓冲区的所述多个触发器供给时钟，并选择被供给了该时钟的行缓冲区的输出数据。
【文档编号】G11C8/04GK104008770SQ201410064494
【公开日】2014年8月27日 申请日期:2014年2月25日 优先权日:2013年2月27日
【发明者】西本正辉 申请人:卡西欧计算机株式会社