一种移位寄存器单元、栅极驱动电路及显示装置制造方法
【专利摘要】本实用新型提供一种移位寄存器单元、栅极驱动电路及显示装置，涉及显示【技术领域】，移位寄存器单元包括输入复位模块、上拉模块、控制模块以及下拉模块，通过在进行触控扫描时将所述输入复位模块的第二信号输入端输入高电平，以保持上拉控制节点的电平，从而能够有效克服上拉控制节点的漏电现象，可以避免行像素充电率不足，改善暗线或者亮线不良。
【专利说明】一种移位寄存器单元、栅极驱动电路及显示装置
【技术领域】
[0001]本实用新型涉及显示【技术领域】，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
【背景技术】
[0002]随着触控式显示装置的日益普及，人们对于触控式显示装置的质量要求也越来越高，内嵌式触控(In-cell touch)技术因其所具有的厚度薄以及触控灵敏度高等优点而被广泛应用。
[0003]内嵌式触控技术即触控元件整合于显示面板之内，使面板本身就具有触控功能，不需另外进行与触控面板的贴合与组装即可达到触控的效果与应用。以典型的TFT-LCD(Thin Film Transistor-Liquid Crystal Display,薄膜场效应晶体管液晶显示器)为例，其特点是在TFT-LCD标准制程中即完成触控感测元件的制造技术，由于无需额外设置触控面板，从而没有贴合及对位的问题，重量及厚度也显著降低，产品将更轻薄。由于采用内嵌技术，使得显示装置产品无需边框，可达全平面设计，产品的设计也更为简洁俐落，应用领域更广。
[0004]现有的内嵌式触控技术一般采用投射式多点电容触控方式，其触控信号的采集是通过两层信号线，其中一层信号线为驱动线(Tx lines)，另一层信号线作为感应线(Rxlines)，两层线路彼此垂直。在实现方式上，采用扫描式轮流驱动每一条驱动线，并测量与这条驱动线交错的感应线是否有某点发生电容耦合现象。经逐一扫描，即可获得确切的触点位置，并能实现多点触控。
[0005]对于现有的触控显示装置而言，当位于相同行或列的像素和扫描线同时充电时会互相干扰，所以像素充电和扫描的过程通常都是分时进行，具体的，在一帧内一般有V-Blank和H-Blank两种时序方式。V-Blank方式是指在一帧内，对所有像素充电之后，留一段时间进行触控信号扫描，即像素充电与触控扫描分开进行。此种方式只能支持与显示器画面刷新率相同的触控扫描刷新率(I:1关系)，如果画面刷新率为60HZ，则触控扫描刷新率只能为60HZ。为了提高触控的灵敏度，提高触控扫描的频率是关键，在追求高性能的触控体验效果时，120HZ及以上的触摸刷新率是必要的。
[0006]H-Blank方式则可以有效提高触控扫描刷新率，该方式通过在一帧内，在一定行数像素充电的间隙中，预留一段时间进行部分触控信号扫描，即像素充电与触控扫描交叉进行，此种方式可以支持触摸扫描刷新率大于画面刷新率，即与画面刷新率成倍数关系。采用H-Blank方式实现两倍于显示刷新频率的内嵌式触控扫描时序可以如图1所示，通过将显示扫描平均分成两段，在每段结束之后，暂停像素扫描GOA (Gate Drive on Array，阵列基板行驱动)电路工作，对所有的触控感应线进行一次扫描(Tx扫描)，因此在一次显示扫描内，可以完成2次触控扫描，实现两倍于显示刷新频率的触控扫描。
[0007]传统的GOA电路通常包括多个级联的移位寄存器单元，其结构可以如图2所示，其中，每一个移位寄存器单元分别与相邻行的移位寄存器单元相连接，每一个移位寄存器单兀均对应一行栅线，每一行移位寄存器单兀输出栅极驱动信号的同时会对下一行移位寄存器单元进行预充电，以保证下一行移位寄存器单元在下一个时钟周期内实现输出。在现有技术中，如图3所示，移位寄存器单元以最简单的4T1C结构为例，当进行如图1所示的H-Blank时序扫描时，由于N/2+1行移位寄存器单兀为第二个1/2显不扫描的最开始的一行，但其上拉控制PU节点在第N/2行输出时已经被充电为高电平，由于N/2和N/2+1行输出之间相隔了较长的扫描时间，因此PU点电位会通过相连的TFT漏电，从而严重影响N/2+1行移位寄存器单元的预充电，使得在N/2+1行移位寄存器单元输出时电压降低，从而导致该行像素充电率不足，出现暗线或者亮线不良。
实用新型内容
[0008]本实用新型的实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，可以避免行像素充电率不足，改善暗线或者亮线不良。
[0009]为达到上述目的，本实用新型的实施例采用如下技术方案:
[0010]本实用新型实施例的一方面，提供一种移位寄存器单元，包括:输入复位模块、上拉模块、控制模块以及下拉模块；
[0011]所述输入复位模块，连接第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉控制节点，用于根据所述第一信号输入端和所述第二信号输入端输入的信号控制所述上拉控制节点的电平，所述上拉控制节点为所述输入复位模块与所述上拉模块的连接点；其中，在进行触控扫描时所述第二信号输入端输入高电平，以保持所述上拉控制节点的电平；
[0012]所述上拉模块，连接第一时钟信号输入端、所述上拉控制节点以及信号输出端，用于根据所述上拉控制节点和所述第一时钟信号输入端输入的时钟信号将所述信号输出端输出的信号上拉为高电平；
[0013]所述控制模块，连接第二时钟信号输入端、第三电压端、所述上拉控制节点以及下拉控制节点，用于根据所述第二时钟信号输入端输入的时钟信号以及所述上拉控制节点的电平控制所述下拉控制节点的电平；
[0014]所述下拉模块，连接所述上拉控制节点、所述下拉控制节点、所述第三电压端、第四电压端以及所述信号输出端，用于将所述信号输出端输出的信号下拉为低电平。
[0015]具体的，所述输入复位模块包括:
[0016]第一晶体管，其第一极连接所述上拉控制节点，其栅极均连接所述第一信号输入端，其第二极连接所述第一电压端；
[0017]第二晶体管，其第一极连接所述第二电压端，其栅极连接所述第二信号输入端，其第二极连接所述上拉控制节点。
[0018]其中，所述第一电压端输入的信号为所述第一信号输入端输入的信号。
[0019]进一步地,所述上拉模块包括:
[0020]第三晶体管，其第一极连接所述信号输出端，其栅极连接所述上拉控制节点，其第二极连接所述第一时钟信号输入端；
[0021]电容，所述电容并联于所述第三晶体管的栅极和所述第三晶体管的第一极之间。
[0022]所述控制模块包括:[0023]第四晶体管，其栅极和第二极均连接所述第二时钟信号输入端；
[0024]第五晶体管，其栅极连接所述第四晶体管的第一极，其第二极连接所述第二时钟信号输入端；
[0025]第六晶体管，其第一极连接所述第三电压端，其栅极连接所述上拉控制节点，其第二极连接所述第四晶体管的第一极；
[0026]第七晶体管，其第一极连接所述第三电压端，其栅极连接所述上拉控制节点，其第二极连接所述下拉控制节点。
[0027]进一步地，当所述第一电压端输入的信号为所述第一信号输入端输入的信号时，所述下拉模块包括:
[0028]第八晶体管，其第一极连接所述第四电压端，其栅极连接所述下拉控制节点，其第二极连接所述上拉控制节点，所述第四电压端与所述第二电压端输入电压相同；
[0029]第九晶体管，其第一极连接所述第三电压端，其栅极连接所述下拉控制节点，其第二极连接所述信号输出端。
[0030]所述下拉模块包括:
[0031]第八晶体管，其第一极连接所述第四电压端，其栅极连接所述下拉控制节点，其第二极连接所述上拉控制节点；
[0032]第九晶体管，其第一极连接所述第三电压端，其栅极连接所述下拉控制节点，其第二极连接所述信号输出端。
[0033]另一方面，本实用新型实施例还提供一种栅极驱动电路，包括多个相互级联的如上所述的移位寄存器单元；
[0034]除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端均连接与其相邻的上一级移位寄存器单元的第二信号输入端；
[0035]除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端均连接与其相邻的下一级移位寄存器单元的第一信号输入端。
[0036]具体的，所述第一级移位寄存器单元的第一信号输入端输入帧起始信号，所述最后一级移位寄存器单元的第二信号输入端输入复位信号；或，
[0037]所述最后一级移位寄存器单元的第二信号输入端输入帧起始信号，所述第一级移位寄存器单兀的第一信号输入端输入复位信号。
[0038]此外，本实用新型实施例还提供一种显示装置，包括如上所述的栅极驱动电路。
[0039]本实用新型实施例提供的移位寄存器单元、栅极驱动电路及显示装置，包括输入复位模块、上拉模块、控制模块以及下拉模块，通过在进行触控扫描时将所述输入复位模块的第二信号输入端输入高电平，以保持上拉控制节点的电平，从而能够有效克服上拉控制节点的漏电现象，这样一来，避免了两行移位寄存器单元输出之间由于相隔了较长的触控扫描时间而造成的在进行完触控扫描之后的第一级移位寄存器单元PU点漏电现象，从而在保证高报点率的触控扫描的同时避免了行像素充电率不足的缺陷，显著改善了暗线或者売线不良，提闻了显不品质。
【专利附图】
【附图说明】
[0040]图1为现有技术中一种采用H-Blank方式实现两倍于显示刷新频率的内嵌式触控扫描时序结构不意图；
[0041]图2为现有技术中一种栅极驱动电路的结构示意图；
[0042]图3为现有技术中一种栅极驱动电路中移位寄存器单元的结构示意图；
[0043]图4为本实用新型实施例提供的一种移位寄存器单元的结构示意图；
[0044]图5为本实用新型实施例提供的一种移位寄存器单元的电路连接结构示意图；
[0045]图6为本实用新型实施例提供的另一移位寄存器单元的电路连接结构示意图；
[0046]图7本实用新型实施例提供的一种栅极驱动电路的结构示意图。
【具体实施方式】
[0047]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型保护的范围。
[0048]本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本实用新型实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，将另一极称为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为例进行说明，当采用N型晶体管时，第一极可以是该N型晶体管的源极，第二极则可以是该N型晶体管的漏极。可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本实用新型的实施例保护范围内的。
[0049]本实用新型实施例提供的移位寄存器单元，如图4所示，包括:输入复位模块41、上拉模块42、控制模块43以及下拉模块44。
[0050]其中，输入复位模块41，连接第一信号输入端INPUTl、第二信号输入端INPUT2、第一电压端V1、第二电压端V2以及上拉控制节点PU，用于根据第一信号输入端INPUTl和第二信号输入端INPUT2输入的信号控制上拉控制节点的电平，上拉控制节点为输入复位模块41与上拉模块42的连接点；其中，在进行触控扫描时第二信号输入端INPUT2输入高电平，以保持上拉控制节点PU的电平。
[0051]上拉模块42，连接第一时钟信号输入端CLK、上拉控制节点PU以及信号输出端OUTPUT，用于根据上拉控制节点PU和第一时钟信号输入端CLK输入的时钟信号将信号输出端OUTPUT输出的信号上拉为高电平。
[0052]控制模块43，连接第二时钟信号输入端CLKB、第三电压端V3、上拉控制节点PU以及下拉控制节点PD，用于根据第二时钟信号输入端CLKB输入的时钟信号以及上拉控制节点的电平控制下拉控制节点PD的电平。
[0053]下拉模块44，连接上拉控制节点PU、下拉控制节点H)、第三电压端V3、第四电压端V4以及信号输出端OUTPUT，用于将信号输出端OUTPUT输出的信号下拉为低电平。
[0054]其中，第三电压端V3可以输入低电平VSS信号。第一时钟信号端CLK和第二时钟信号端CLKB所输入的时钟信号均为方波时钟信号且具有相同的周期与占空比，但两个时钟信号的相位相反，即当CLK输入高电平时，CLKB输入低电平。[0055]本实用新型实施例提供的移位寄存器单元，包括输入复位模块、上拉模块、控制模块以及下拉模块，通过在进行触控扫描时将所述输入复位模块的第二信号输入端输入高电平，以保持上拉控制节点的电平，从而能够有效克服上拉控制节点的漏电现象，这样一来，避免了两行移位寄存器单元输出之间由于相隔了较长的触控扫描时间而造成的在进行完触控扫描之后的第一级移位寄存器单元PU点漏电现象，从而在保证高报点率的触控扫描的同时避免了行像素充电率不足的缺陷，显著改善了暗线或者亮线不良，提高了显示品质。
[0056]进一步地，本实用新型实施例提供的移位寄存器单元的具体结构可以参照图5所示，其中，输入复位模块41可以包括:
[0057]第一晶体管M1，其第一极连接上拉控制节点PU，其栅极连接第一信号输入端INPUTl，其第二极连接第一电压端Vl。
[0058]第二晶体管M2，其第一极连接第二电压端V2，其栅极连接第二信号输入端INPUT2，其第二极连接上拉控制节点PU。
[0059]在本实用新型实施例中，上拉控制节点是指控制上拉模块42处于开启或关闭状态的电路节点。输入复位模块41的作用具体是根据第一信号输入端INPUTl与第二信号输入端INPUT2的高低电平的不同确定上拉控制节点I3U的电平高低，从而确定移位寄存器单元当前处于输出或复位状态。
[0060]这样一种结构的输入复位模块41可以实现从上至下的栅极行驱动单向扫描。具体的，当上一级移位寄存器单元的输出端OUTPUT输出信号时，该输出信号输入本级移位寄存器单元的输入端INPUTl，从而实现对本级PU节点的预充电，直至下个时钟周期来临时实现本级移位寄存器单元OUTPUT端的输出。本级移位寄存器单元的输出信号又同时输入至上级移位寄存器单元的INPUT2端以及下级移位寄存器单元的INPUTl端，实现对上一级移位寄存器单元的复位以及对下级移位寄存器单元PU节点的预充电，以此类推，最终实现从上至下的单向逐级扫描。在如图5所示的移位寄存器单元中即是以这样一种具有单向扫描功能的输入复位模块41为例进行的说明。
[0061]或者，当分别采用上下级移位寄存器单元输出的信号作为本级移位寄存器单元的第一信号输入端INPUTl或第二信号控制端INPUT2的输入信号时，这样一种结构的输入复位模块41还可以实现栅极驱动电路的双向扫描。具体的，第一信号输入端INPUTl可以连接上一级移位寄存器单元的OUTPUT端，第二信号输入端INPUT2可以连接下一级移位寄存器单元的OUTPUT端。
[0062]当第一电压端Vl输入高电平、第二电压端V2输入低电平时，上一级移位寄存器单元输出的高电平可以通过输入复位模块41对上拉模块42进行预充，下一级移位寄存器单元输出的高电平可以通过输入复位模块41对上拉模块42进行复位。
[0063]当第一电压端Vl输入低电平、第二电压端V2输入高电平时，下一级移位寄存器单元输出的高电平可以通过输入复位模块41对上拉模块42进行预充，上一级移位寄存器单元输出的高电平可以通过输入复位模块41对上拉模块42进行复位。
[0064]需要说明的是，在如图5所示的移位寄存器单元中，第一电压端Vl输入的信号为第一信号输入端INPUTl输入的信号。具体的，在实现单向扫描的过程中，可以通过将上一级移位寄存器单元的输出信号同时连接晶体管Ml的栅极和第二极，以便能够在开启晶体管Ml的同时输入高电平。[0065]进一步地,如图5所示,上拉模块42可以包括:
[0066]第三晶体管M3，其第一极连接信号输出端OUTPUT，其栅极连接上拉控制节点I3U,其第二极连接第一时钟信号输入端CLK。
[0067]电容C，该电容C并联于第三晶体管M3的栅极和第三晶体管M3的第一极之间。
[0068]在本实用新型实施例中，上拉模块42的作用是在进行预充之后，且第一时钟信号输入端CLK输入的时钟信号为高电平的时钟周期内，使得信号输出端OUTPUT输出栅极驱动的闻电平/[目号。
[0069]进一步地，如图5所示，控制模块43可以包括:
[0070]第四晶体管M4，其栅极和第二极均连接第二时钟信号输入端CLKB。
[0071]第五晶体管M5，其栅极连接第四晶体管M4的第一极，其第二极连接第二时钟信号输入端CLKB。
[0072]第六晶体管M6，其第一极连接所述第三电压端V3，其栅极连接上拉控制节点其第二极连接第四晶体管M4的第一极。
[0073]第七晶体管M7，其第一极连接所述第三电压端V3，其栅极连接上拉控制节点其第二极连接下拉控制节点H)。
[0074]在本实用新型实施例中，控制模块43的作用是根据上拉控制节点I3U的电压控制下拉控制节点ro的电平，其中，下拉控制节点ro是指控制下拉模块处于开启或关闭状态的电路节点。
[0075]进一步地，在如图5所示的移位寄存器单元中，当第一电压端Vl输入的信号为第一信号输入端INPUTl输入的信号时,下拉模块44可以包括:
[0076]第八晶体管M8，其第一极连接第四电压端V4，其栅极连接下拉控制节点PD，其第二极连接上拉控制节点PU，第四电压端V4与第二电压端V2输入电压相同。
[0077]第九晶体管M9，其第一极连接第三电压端V3，其栅极连接下拉控制节点PD，其第二极连接信号输出端OUTPUT。
[0078]采用这样一种结构的下拉模块44，在实现移位寄存器单元单向扫描功能的同时能够进一步简化电路，便于设计和制造。
[0079]在现有的单向扫描移位寄存器单元中，I3U点的电荷主要是通过晶体管M2与M8泄漏至低电平的第三电压端V3(此为正向扫描情况，反向扫描则是通过晶体管Ml和M8，此处以正向扫描为例进行说明)，当进行触控扫描时，以上晶体管均存在漏电现象。如图5所示，在本实用新型实施例所提供的单向扫描移位寄存器单元中，晶体管M2和M8均连接第二电压端V2，在触控扫描时，设置第二电压端V2输入BW信号为高电平，使Vbw>Vpu，根据晶体管的特性，此时PU点通过晶体管M2和M8漏电将变为BW通过晶体管M2和M8对PU点进行充电，晶体管M2和M8的漏电将会大大降低，从而改善单向扫描移位寄存器单元的点漏电情况。
[0080]或者，为了实现双向扫描的功能，本实用新型实施例提供的移位寄存器单元的结构还可以如图6所示，与上述移位寄存器单元结构所不同的是，下拉模块44可以包括:
[0081]第八晶体管M8，其第一极连接第四电压端V4，其栅极连接下拉控制节点PD，其第二极连接上拉控制节点PU，第四电压端V4输入低电平。
[0082]第九晶体管M9，其第一极连接第三电压端V3，其栅极连接下拉控制节点PD，其第二极连接信号输出端OUTPUT。
[0083]具体的，根据对现有技术的分析可知，在现有的移位寄存器单元中，PU点的电荷主要是通过晶体管M2与M8泄漏至低电平的第三电压端V3 (此为正向扫描情况，反向扫描则是通过晶体管Ml和M8，此处以正向扫描为例进行说明)，当PU点为高电平时，H)非常接近低电平VSS，且由于晶体管M7的分压作用，H)点电压Vpd会略大于VSS，假设VSS设置为-10V，则模拟结果显示Vpd约为-9.6V左右。对于晶体管M8，栅极电压Vpd会略大于源极电压VSS，由晶体管特性可知，此时晶体管接近开启，所以漏电流非常大。
[0084]因此，可以对晶体管M8连接一个额外的独立第四电压端V4输入VSSl直流低电平信号，设置其大于Vpd,同时在触控扫描时，设置第二电压端V2输入BW信号为高电平，使Vbw>Vpu，根据晶体管的特性，此时I3U点通过晶体管M2漏电将变为BW通过晶体管M2对PU点进行充电，晶体管M8的漏电也会大大降低，从而改善双向扫描移位寄存器单元的点漏电情况。通过测算可知，采用这样一种结构的移位寄存器单元的漏电流降低为原来的1/38?1/71，改善效果明显。
[0085]在如图5或图6所示的移位寄存器单元中，分别包括9个N型晶体管以及I个电容(9T1C)，与现有技术相比，这种电路结构的设计中元器件相对较少，从而显著简化了电路设计与生产的难度，有效控制了电路区域与布线空间的大小，实现了显示装置窄边框的设计。
[0086]采用这样一种结构的移位寄存器单元，通过在进行触控扫描时将所述输入复位模块的第二信号输入端输入高电平，以保持上拉控制节点的电平，从而能够有效克服上拉控制节点的漏电现象。
[0087]本实用新型实施例提供的栅极驱动电路，如图7所示，包括多个相互级联的移位寄存器单元71，多级移位寄存器单元71的扫描输出与触控扫描间隔进行。
[0088]其中，除第一级移位寄存器单元外，其余每个移位寄存器单元71的信号输出端OUTPUT均连接与其相邻的上一级移位寄存器单元的第二信号输入端INPUT2。
[0089]除最后一级移位寄存器单元外，其余每个移位寄存器单元71的信号输出端OUTPUT均连接与其相邻的下一级移位寄存器单元的第一信号输入端INPUTl。
[0090]本实用新型实施例提供的栅极驱动电路，包括移位寄存器单元，该移位寄存器单元包括输入复位模块、上拉模块、控制模块以及下拉模块，通过在进行触控扫描时将所述输入复位模块的第二信号输入端输入高电平，以保持上拉控制节点的电平，从而能够有效克服上拉控制节点的漏电现象，这样一来，避免了两行移位寄存器单元输出之间由于相隔了较长的触控扫描时间而造成的在进行完触控扫描之后的第一级移位寄存器单元PU点漏电现象，从而在保证高报点率的触控扫描的同时避免了行像素充电率不足的缺陷，显著改善了暗线或者売线不良，提闻了显不品质。
[0091]需要说明的是，在对具有N行栅线的阵列基板进行栅极行驱动扫描加触控扫描的过程中，为了提高触控扫描的精准度与报点率，提高触控扫描的频率是关键，这就要求在一次栅极行驱动扫描的过程中加入多次触控扫描，可以通过在一定行数像素充电的间隙中，预留一段时间进行部分触控信号扫描，即像素充电与触控扫描交叉进行，此种方式可以支持触摸扫描刷新率大于画面刷新率，即与画面刷新率成倍数关系。
[0092]具体的，在如图8所示的栅极驱动电路中，是以将阵列基板平均分成具有相同行数栅线的两个区域进行的说明，其中，可以将前N/2行栅线所在区域称为第一区域，将后N/2行栅线所在区域称为第二区域，在对第一区域扫描完成后且第二区域开始扫描之前的一段时间为触控扫描时间。在触控扫描完成后，再次扫描位于第一区域的最后一级移位寄存器单元，以使得位于第一区域的最后一级移位寄存器单元对位于第二区域的第一级移位寄存器单元进行预充电。当然，以上也仅是举例说明，为了进一步提高触摸扫描的刷新率，可以将阵列基板上的栅线分成更多的区域进行扫描，本实用新型对此并不做限定。
[0093]在本实用新型实施例中，当采用从上至下的顺序进行栅极行驱动扫描时，第一级移位寄存器单元的第一信号输入端INPUTl可以输入帧起始信号STV作为起始信号，在扫描完成后，最后一级移位寄存器单兀的第二信号输入端INPUT2可以输入复位信号RST。在如图8所示的栅极驱动电路中即是以从上至下扫描为例进行的说明。
[0094]或者，当采用从下至上的顺序进行栅极行驱动扫描时，最后一级移位寄存器单元的第二信号输入端INPUT2可以输入帧起始信号STV作为起始信号，在扫描完成后，第一级移位寄存器单元的第一信号输入端INPUTl可以输入复位信号RST。本实用新型对此并不做限定。
[0095]此外，本实用新型实施例还提供一种显示装置，包括如上所述的栅极驱动电路。
[0096]由于栅极驱动电路的结构在前述实施例中已做了详细的描述，此处不做赘述。
[0097]本实用新型实施例提供的显示装置，包括栅极驱动电路，该栅极驱动电路具有多个相互级联的移位寄存器单元，每个移位寄存器单元又包括输入复位模块、上拉模块、控制模块以及下拉模块，通过在进行触控扫描时将所述输入复位模块的第二信号输入端输入高电平，以保持上拉控制节点的电平，从而能够有效克服上拉控制节点的漏电现象，这样一来，避免了两行移位寄存器单元输出之间由于相隔了较长的触控扫描时间而造成的在进行完触控扫描之后的第一级移位寄存器单元PU点漏电现象，从而在保证高报点率的触控扫描的同时避免了行像素充电率不足的缺陷，显著改善了暗线或者亮线不良，提高了显示品质。
[0098]本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括:R0M、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
[0099]以上所述，仅为本实用新型的【具体实施方式】，但本实用新型的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括:输入复位模块、上拉模块、控制模块以及下拉模块； 所述输入复位模块，连接第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉控制节点，用于根据所述第一信号输入端和所述第二信号输入端输入的信号控制所述上拉控制节点的电平，所述上拉控制节点为所述输入复位模块与所述上拉模块的连接点；其中，在进行触控扫描时所述第二信号输入端输入高电平，以保持所述上拉控制节点的电平； 所述上拉模块，连接第一时钟信号输入端、所述上拉控制节点以及信号输出端，用于根据所述上拉控制节点和所述第一时钟信号输入端输入的时钟信号将所述信号输出端输出的信号上拉为高电平； 所述控制模块，连接第二时钟信号输入端、第三电压端、所述上拉控制节点以及下拉控制节点，用于根据所述第二时钟信号输入端输入的时钟信号以及所述上拉控制节点的电平控制所述下拉控制节点的电平； 所述下拉模块，连接所述上拉控制节点、所述下拉控制节点、所述第三电压端、第四电压端以及所述信号输出端，用于将所述信号输出端输出的信号下拉为低电平。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入复位模块包括: 第一晶体管，其第一极连接所述上拉控制节点，其栅极均连接所述第一信号输入端，其第二极连接所述第一电压端； 第二晶体管，其第一极连接所述第二电压端，其栅极连接所述第二信号输入端，其第二极连接所述上拉控制节点。
3.根据权利要求2所述的移位寄存器单元，其特征在于， 所述第一电压端输入的信号为所述第一信号输入端输入的信号。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括: 第三晶体管，其第一极连接所述信号输出端，其栅极连接所述上拉控制节点，其第二极连接所述第一时钟信号输入端； 电容，所述电容并联于所述第三晶体管的栅极和所述第三晶体管的第一极之间。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制模块包括: 第四晶体管，其栅极和第二极均连接所述第二时钟信号输入端； 第五晶体管，其栅极连接所述第四晶体管的第一极，其第二极连接所述第二时钟信号输入端； 第六晶体管，其第一极连接所述第三电压端，其栅极连接所述上拉控制节点，其第二极连接所述第四晶体管的第一极； 第七晶体管，其第一极连接所述第三电压端，其栅极连接所述上拉控制节点，其第二极连接所述下拉控制节点。
6.根据权利要求3所述的移位寄存器单元，其特征在于，当所述第一电压端输入的信号为所述第一信号输入端输入的信号时，所述下拉模块包括: 第八晶体管，其第一极连接所述第四电压端，其栅极连接所述下拉控制节点，其第二极连接所述上拉控制节点，所述第四电压端与所述第二电压端输入电压相同； 第九晶体管，其第一极连接所述第三电压端，其栅极连接所述下拉控制节点，其第二极连接所述信号输出端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括: 第八晶体管，其第一极连接所述第四电压端，其栅极连接所述下拉控制节点，其第二极连接所述上拉控制节点； 第九晶体管，其第一极连接所述第三电压端，其栅极连接所述下拉控制节点，其第二极连接所述信号输出端。
8.一种栅极驱动电路，其特征在于，包括多个相互级联的如权利要求1-7任一所述的移位寄存器单元，多级移位寄存器单元的扫描输出与触控扫描间隔进行； 除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端均连接与其相邻的上一级移位寄存器单元的第二信号输入端； 除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端均连接与其相邻的下一级移位寄存器单元的第一信号输入端。
9.根据权利要求8所述的栅极驱动电路，其特征在于， 所述第一级移位寄存器单元的第一信号输入端输入帧起始信号，所述最后一级移位寄存器单元的第二信号输入端输入复位信号；或， 所述最后一级移位寄存器单元的第二信号输入端输入帧起始信号，所述第一级移位寄存器单兀的第一信号输 入端输入复位信号。
10.一种显示装置，其特征在于，包括如权利要求8或9所述的栅极驱动电路。
【文档编号】G11C19/28GK203760057SQ201420143404
【公开日】2014年8月6日 申请日期:2014年3月27日 优先权日:2014年3月27日
【发明者】张元波, 赵家阳, 韩承佑, 姚星, 金海峰 申请人:京东方科技集团股份有限公司