半导体存储装置及存储系统的制作方法

本发明的实施方式是关于一种半导体存储装置及存储系统。

背景技术：

已知有三维地排列存储单元而成的NAND型闪速存储器。

技术实现要素：

本发明的实施方式是提供一种可实现系统整体的性能提升的半导体存储装置及存储系统。

一实施方式的半导体存储装置具备存储单元、及对所述存储单元按照第1指令进行写入操作的控制电路。所述写入操作包含第1操作及第2操作。所述控制电路是使用第1电压使所述第1操作开始，使用比所述第1电压高的第2电压使所述第2操作开始，并且若在所述第1操作中接收到第2指令，则将第1状态的信号输出，若在所述第2操作中接收到所述第2指令，则将与所述第1状态不同的第2状态的所述信号输出。

附图说明

图1是第1实施方式的存储系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置的存储单元阵列的电路图。

图4是第1实施方式的半导体存储装置的读出单元的框图。

图5(a)～5(c)是表示第1实施方式的半导体存储装置中的写入操作时的阈值分布变化。

图6(a)及6(b)是表示第1实施方式的半导体存储装置中的写入操作时的字线电压的施加次数与施加电压的关系及写入操作的流程。

图7是表示第1实施方式的半导体存储装置中的写入操作时的缓存的状态。

图8是表示第1实施方式的半导体存储装置中的写入操作时的缓存的状态。

图9是表示第1实施方式的半导体存储装置中的写入操作时的缓存的状态。

图10是第1实施方式的半导体存储装置中的数据写入操作时的各种信号的时序图。

图11是第1实施方式的半导体存储装置中的数据写入操作时的各种信号的时序图。

图12是第1实施方式的半导体存储装置中的数据写入操作时的各种信号的时序图。

图13是第1实施方式的半导体存储装置中的第1操作时的存储控制器与半导体存储装置的任务相关图。

图14是第1实施方式的半导体存储装置中的第1操作时的各种信号的时序图。

图15是第1实施方式的半导体存储装置中的第2操作时的各种信号的时序图。

图16(a)、16(b')、16(b)、16(c)是表示第1实施方式的变化例的半导体存储装置中的写入操作时的阈值分布的变化的曲线图。

图17是第1实施方式的变化例的半导体存储装置中的写入操作时的各种信号的时序图。

图18是第1实施方式的变化例的半导体存储装置中的写入操作时的各种信号的时序图。

图19是第2实施方式的半导体存储装置的框图。

图20是第2实施方式的半导体存储装置中的第1操作时的存储控制器与半导体存储装置的任务相关图。

图21是第2实施方式的半导体存储装置中的写入操作的流程图。

图22是第2实施方式的半导体存储装置中的第2操作时的存储控制器与半导体存储装置的任务相关图。

图23是第2实施方式的变化例的半导体存储装置中的第2操作时的存储控制器与半导体存储装置的任务相关图。

具体实施方式

一实施方式的半导体存储装置具备存储单元、及对存储单元按照第1指令进行写入操作的控制电路。写入操作包含第1操作及第2操作。控制电路是使用第1电压使第1操作开始，且使用比第1电压高的第2电压使第2操作开始，且若在第1操作中接收到第2指令，则将第1状态的信号输出，若在第2操作中接收到第2指令，则将与第1状态不同的第2状态的信号输出。

以下，对实施方式的半导体存储装置，参照附图进行说明。在附图中，对于同一部分标注同一参照符号。

＜第1实施方式＞

作为半导体存储装置，列举3维堆叠型的NAND型闪速存储器为例进行说明。

(1)半导体存储装置的构成

[存储系统]

对于包含第1实施方式的NAND型闪速存储器100的存储系统10的构成例，使用图1进行说明。

如图1所示，存储系统10具备例如多个NAND型闪速存储器100、1个存储控制器200、及1个主机设备300。图及以下说明是基于NAND型闪速存储器100(100_0、1001)为2个的例子。也可以将1个或3个以上的存储器100连接于存储控制器200。

各个NAND型闪速存储器100是具备多个存储单元，且可非易失性地存储数据。NAND型闪速存储器100的构成详情随后描述。

存储控制器200是基于来自主机设备300的命令，对于NAND型闪速存储器100命令进行读出、写入(以下，也称为程序)、及擦除等。

存储控制器200具备：主机接口电路201、存储器(RAM，Random-Access Memory(随机存取存储器))202、处理机(CPU、Central Processing Unit(中央处理器))203、缓冲存储器204、NAND接口电路205、及ECC(error correction code，错误检查和纠正)电路206。

主机接口电路201是经由控制器总线而与主机设备300连接，且管理存储控制器200与主机设备300的通信。

NAND接口电路205是经由NAND总线而与各NAND型闪速存储器100连接，且管理存储控制器200与NAND型闪速存储器100的通信。在与各个NAND型闪速存储器100连接的NAND总线上，被收发同种的信号。各NAND总线是传送输入输出信号、各种控制信号、及状态码信号。控制信号包含芯片启动信号CEn0及CEn1、允许写入信号WEn、允许读出信号REn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入保护信号WPn等。信号WEn、REn、CLE、ALE、及WPn是通过NAND型闪速存储器100_0及100_1而接收。另一方面，信号CEn0是通过NAND型闪速存储器100_0而接收，信号CEn1是通过NAND型闪速存储器100_1而接收。

输入输出信号IO(IO＜7：0＞)是传送例如8位数据。信号IO包含例如指令、地址数据、及数据等。信号CEn(CEn0及CE1)若被断言，则将接收到该信号的NAND型闪速存储器100设为启动状态。允许写入信号WEn若被断言，则对接收到该信号的NAND 型闪速存储器100指示信号IO的撷取。信号REn若被断言，则对接收到该信号的NAND型闪速存储器100指示信号IO的输出。信号CLE是对接收到该信号的NAND型闪速存储器100指示撷取信号IO作为指令。信号ALE是对接收到该信号的NAND型闪速存储器100指示撷取信号IO作为地址数据。信号WPn若被断言，则对接收到该信号的NAND型闪速存储器100指示信号IO禁止撷取。

状态码信号是表示NAND型闪速存储器100的各种状态。状态码信号包含例如就绪/忙碌信号RBn(RBn0及RBn1)、以及状态码信号CODE_PW1COMP等。信号RBn0是自NAND型闪速存储器100_0输出，信号RBn1是自NAND型闪速存储器100_1输出。存储控制器200可通过接收状态码信号，而获知各NAND型闪速存储器100的状态。

CPU203是控制存储控制器200整体的运行。

存储器202是例如DRAM(dynamic random access memory，动态随机存取存储器)等，且用作CPU230的操作区域。

缓冲存储器204是暂时性地保持发送至存储器100的数据、及自存储器100所发送的数据。

ECC电路206是使用错误纠正码，检查及纠正数据错误。

[NAND型闪速存储器的构成]

接着，对存储器100的构成，利用图2进行说明。如图2所示，存储器100包含内核部0与外围电路1。

内核部0包含存储单元阵列111、行解码器112、及读出单元113。内核部0也可以包含多个存储单元阵列111。

存储单元阵列111具备多个块BLK(BLK0、BLK1、BLK2……)。各块BLK具备多个字符串单元(finger)SU(SU0、SU1、SU2……)。各字符串单元SU包含多个NAND字符串NS。各字符串NS包含串联地连接的多个存储单元。

外围电路1包含：输入缓冲器(输入输出控制电路)101、输入缓冲器102、输出缓冲器103、122、地址缓冲器114、指令解码器115、数据缓冲器116、选择电路117、118、状态机120、存储单元控制寄存器121、寄存器电路124、及失效数计数电路125。

输入缓冲器101是与接收信号CEn、WEn、REn、CLE、ALE、WPn的输入引脚(端子)连接。输入缓冲器101是基于信号CEn、WEn、REn、CLE、ALE、WPn，控制输入缓冲器102、输出缓冲器103、及数据缓冲器116。

输入缓冲器102及输出缓冲器103是与将信号IO输入输出的输入输出引脚(端子)连接。输入缓冲器102是基于输入缓冲器101的控制，自信号IO提取地址数据，且将 该地址数据作为数据信号DIN供给至地址缓冲器114。而且，输入缓冲器102是基于输入缓冲器101的控制，自信号IO提取指令，且将该指令作为数据信号DIN供给至指令解码器115。进而，输入缓冲器102是基于输入缓冲器101的控制，自信号IO提取数据，且将该数据作为数据信号DIN供给至数据缓冲器116。输出缓冲器103是将自选择电路117所供给的读出数据等作为信号IO自输入输出引脚输出。

地址缓冲器114是保持地址数据，且将该地址数据供给至存储单元控制寄存器121。地址数据包含地址数据BLKa、STRa、WLa、COLa。地址数据BLKa、STRa、WLa、COLa是根据数据信号DIN中的位串(bit string)的顺序及位置等而区分。地址数据BLKa是将块进行确定。地址数据STRa是确定字符串(字符串单元)。地址数据WLa是确定字线。地址数据COLa是确定列。

数据缓冲器116是基于输入缓冲器101的控制，自输入缓冲器102接收数据，且暂时性地保持该数据。来自输入缓冲器102的数据包含写入数据等。数据缓冲器116是经由选择电路118，将写入数据等传输至读出单元113。

选择电路118是将来自数据缓冲器116的数据传输至读出单元113，且将来自读出单元113的数据传输至输出缓冲器103。

指令解码器115是基于输入缓冲器101的控制，接收指令。指令解码器115是将指令解码，且基于解码结果，将各种指令信号供给至状态机120。指令信号包含例如信号CMD_PRO、CMD_RST、CMD_PW1STAT。信号CMD_PRO是对状态机120指示写入。信号CMD_RST是指示NAND型闪速存储器100的写入等操作的中断。信号CMD_PW1STAT是控制选择电路117。指令解码器115是基于存储器100接收到查询指令，将“H”电平的CMD_PW1STAT发送至选择电路117及状态机120。

状态机120管理存储器100中的读出、写入、及擦除等操作。状态机120是基于来自指令解码器115的指令信号，控制存储单元控制寄存器121。

状态机120包含寄存器PW1COMP、ACOMP、BCOMP、CCOMP。寄存器PW1COMP、ACOMP、BCOMP、CCOMP是保持表示状态机120所进行的写入操作的状态(进展状况等)的信息。寄存器PW1COMP、ACOMP、BCOMP、CCOMP是在例如写入操作中的多个阶段中的对应的阶段结束的情形时，保持表示已结束的信息。状态机120是若接收到信号CMD_PW1STAT，则将寄存器PW1COMP中的信息作为状态码CODE_PW1COMP发送至选择电路117。

选择电路117是接收来自选择电路118的数据及来自寄存器PW1COMP的状态码CODE_PW1COMP。选择电路117是基于信号CMD_PW1STAT，将来自选择电路118的 数据、或状态码CODE_PW1COMP传输至输出缓冲器103。

存储单元控制寄存器121是保持用以控制存储单元的读出、写入、及擦除操作的信息，且基于所保持的信息将信号发送至内核部0。自存储单元控制寄存器121所发送的信号包含例如块地址BLKADD、字符串地址STRADD、字线地址WLADD、列COLADD、及来自状态机120的指令信号。存储器控制寄存器121将块地址BLKADD、字符串地址STRADD、及字线地址WLADD发送至行解码器112，将列地址COLADD发送至读出单元113。

行解码器112是基于块地址BLKADD选择1个块BLK，基于字符串地址STRADD选择1个字符串NS，基于字线地址WLADD选择1个字线。即，行解码器112是自未图示的电压产生电路接收与操作相应的各种电压，在所选择的块BLK的所选择的字符串STR中，将来自电压产生电路的电压传输至所选择的字线及该字线以外的非选择字线。

读出单元113是基于列地址COLADD，将所选择的列的数据作为信号YIO输出。读出单元113是在数据写入时，自数据缓冲器116接收写入数据作为信号YIO，且传输至存储单元。

输出缓冲器122是与将就绪/忙碌信号RBn输出的输出引脚连接。输出缓冲器122是例如自状态机120，接收就绪/忙碌信号RB。就绪/忙碌信号RB是表示NAND型闪速存储器100为就绪或忙碌状态。输出缓冲器122是将所接收的就绪/忙碌信号RB作为就绪/忙碌信号RBn自输出引脚输出。

寄存器电路124是保持融合数据。融合数据是自存储单元阵列111内的融合区域(未图示)中被读出，且例如在存储器100受到电源供给后被读出。融合数据包含失效数基准值F_NF等。失效数基准值F_NF等是检查写入或擦除是否结束时的基准值。

失效数计数电路125是自寄存器电路124接收失效数基准值F_NF。失效数计数电路125是在验证时，将自读出单元113读出的数据与期望值进行比较，将不一致的位或字节的数进行计数。验证是指判断擦除或写入是否结束。期望值是写入的情况下被写入的值，且在擦除的情况下为擦除状态的存储单元所应具有的值。失效数计数电路125是将计数结果与失效数基准值F_NF进行比较。比较的结果，失效数计数电路125在不一致的位或字节的数为失效数基准值F_NF以下时，判断写入或擦除已结束，且在超过失效数基准值F_NF时，判断写入或擦除未结束。若写入或擦除已结束，则失效数计数电路125将例如“H”电平的信号PASS发送至状态机120。状态机120基于信号PASS，将寄存器PW1COMP、ACOMP、BCOMP、及CCOMP的值变更。

[存储单元阵列]

接着，对于存储单元阵列111的构成，使用图3进行说明。图3是表示存储单元阵列111的一部分，且是关于1个块的电路图。如图3所示，字符串NS各自包含多个存储单元晶体管MT(MT0～MT7)、及选择栅极晶体管ST1、ST2。

晶体管MT具备堆叠栅极。堆叠栅极是包含控制栅极与电荷存储层。晶体管MT是作为存储单元发挥功能，且可非易失性地保持数据。

多个晶体管MT是串联地连接于晶体管ST1、ST2间。晶体管MT7的一端是连接于晶体管ST1的一端。晶体管MT0的一端是连接于晶体管ST2的一端。在各字符串单元SU中，多个字符串NS的各个晶体管ST1的另一端连接于不同的位线BL(BL0～BL(L-1))。L为2以上的自然数。晶体管ST2的另一端是共通地连接于源极线SL。

字符串单元SUn中的晶体管ST1的栅极是连接于选择栅极线SGDn。n为0或1以上的自然数。各字符串单元SU中的晶体管ST2的栅极是共通地连接于选择栅极线SGS。进而，在不同的字符串单元SU间共同具有选择栅极线SGS。位于同一块BLK内的晶体管MTm的控制栅极是连接于字线WLm。m为0或7以下的自然数。

位于同一块BLK内的晶体管MT的数据是例如一次性地被擦除。但，数据的擦除的方法不仅限于此，例如也存在以小于块BLK的单位进行的情形等。关于数据擦除，例如，记载于名称为“非易失性半导体存储装置”的美国专利8,514,627号(美国专利申请13/235,389号)、名称为“非易失性半导体存储装置”的美国专利8,233,323号(美国专利申请12/694,690号)。该等专利申请是其整体在本申请案说明书中通过参照而引用。

数据的读出及写入是对于任一个字符串单元SU中的与任一个字线WL共通地连接的多个晶体管MT的组(CS)一次性地进行。如此的晶体管MT组的存储空间包含1或多个页面。各晶体管MT可保持2位以上的数据，例如在各晶体管MT保持2位数据时，由晶体管MT组之中的各晶体管MT所保持的2位数据中的低(lower)位的集合称为「下页」，高(upper)位的集合称为「上页」。

关于存储单元阵列的构成，例如记载于名称为“三维堆叠非易失性半导体存储器”的美国专利申请公开2009/0267128号公报(美国专利申请12/407,403号)。而且，记载于名称为“三维堆叠非易失性半导体存储器”的美国专利申请公开2009/0268522号公报(美国专利申请12/406,524号)、名称为“非易失性半导体存储装置及其制造方法”的美国专利申请公开2010/0207195号公报(美国专利申请12/679,991号)、名称为“半导体存储器及其制造方法”的美国专利申请公开2011/0284946号公报(美国专利申请12/532,030号)。该等专利申请是其整体在本申请案说明书中通过参照而引用。

[读出单元]

对于读出单元113，使用图4进而进行说明。

如图4所示，读出单元113包含读出放大器S/A、多个缓存LDL、UDL、及XDL。缓存LDL、UDL、及XDL是暂时性地存储写入时及读出时的数据。缓存LDL、UDL、及XDL是分别保持1页面大小的数据、即位串。位串中的各位相当于例如由1个晶体管MT所保持的低位或高位。而且，各缓存LDL、UDL、及XDL中的各位是自在1字符串NS中共同具有字线WL的晶体管MT组的1个中所读出的数据、写入至该1个的数据、或与该1个相关联的数据。

读出放大器S/A、及缓存LDL、UDL、及XDL是通过内部总线LBUS相互地连接，且经由内部总线LBUS相互地交换数据。缓存XDL是利用总线而与选择电路118连接，且经由选择电路118而与数据缓冲器116及输出缓冲器103交换数据。自输入缓冲器102输入的写入数据是首先存储于缓存XDL中。

[存储单元的阈值分布]

对于存储单元晶体管MT的阈值电压的分布，使用图5进行说明。

如图5(c)所示，在1个晶体管MT保持2位数据的情形时，各存储单元晶体管MT的阈值电压根据所保持的数据而取4个值的任一值。即便同样保持2位数据的多个晶体管MT，也可以获得彼此不同的阈值电压。因而，阈值电压具有分布。阈值分布是例如称为E、A2、B2、及C2电平。A2电平中的阈值电压高于E电平中的阈值电压。B2电平中的阈值电压高于A2电平中的阈值电压，C2电平中的阈值电压高于B2电平中的阈值电压。

4个电平是与2位数据的4个状态相关联。例如，E电平的存储单元晶体管MT是作为保持着“11”数据的状态进行处理。A2电平的存储单元晶体管MT是作为保持着“01”数据的状态进行处理。B2电平的存储单元晶体管MT是作为保持着“00”数据的状态进行处理。C2电平的存储单元晶体管MT是作为保持着“10”数据的状态进行处理。

(2)数据的写入操作

接着，对于对NAND型闪速存储器100的数据写入操作的例子，使用图5及图6进行说明。

首先，对于数据的写入方法的总体概念，使用图5进行说明。数据的写入是包含与模糊(foggy)写入对应的第1操作、及与精细(fine)写入对应的第2操作。状态机120是若接收到1个写入指令，则执行第1操作及第2操作。第1操作与第2操作是使用不同的验证电压。验证电压是被写入的存储单元晶体管MT的阈值电压所应超过的电压。

图5(a)是表示写入前的状态。如图5(a)所示，晶体管MT是处于“E”电平。处于“E” 电平的晶体管MT具有低于验证电压EV的阈值电压。

图5(b)是表示第1操作的结果的例子。如图5(b)所示，晶体管MT具有处于“A1”～“C1”电平的任一电平的阈值电压。第1操作中的验证是使用验证电压AV1～CV1。处于“A1”电平的晶体管MT的阈值电压高于验证电压AV1。处于“B1”电平的晶体管MT的阈值电压高于验证电压BV1。处于“C1”电平的晶体管MT的阈值电压高于验证电压CV1。

图5(c)是表示第2操作的结果的例子。如图5(c)所示，晶体管MT具有处于“A2”～“C2”电平的任一电平的阈值电压。第2操作中的验证是使用验证电压AV2～CV2。处于“A2”电平的晶体管MT的阈值电压是高于验证电压AV2。处于“B2”电平的晶体管MT的阈值电压高于验证电压BV2。处于“C2”电平的晶体管MT的阈值电压高于验证电压CV2。

验证电压AV2高于验证电压AV1。验证电压BV2高于验证电压BV1。验证电压CV2高于验证电压CV1。

另外，如随后详细叙述，数据的写入操作存在被中断且此后再启动的情形，在本说明书中，写入操作可能包含被中断前的部分、及中断后再启动的部分。

图6(a)是表示在第1操作及第2操作之间，通过状态机120所进行的控制而施加至字线WL的电压。在第1及第2操作各自之中，利用交替地施加程序电压及验证电压而进行程序及验证。在第1操作中，程序电压通过状态机120所进行的控制，而在每次施加时自电压VPGM1以值(升幅)DVPGM1进行升压。第1操作的验证是被施加电压ZV1。电压ZV1是验证电压AV1～CV1的任一个。

在第2操作中，程序电压通过状态机120所进行的控制，而在每次施加时自电压VPGM2以值DVPGM2进行升压。电压VPGM2大于电压VPGM1。值DVPGM2小于值DVPGM1。第2操作的验证是被施加电压ZV2。电压ZV2是验证电压AV2～CV2的任一个。

程序电压的施加是在第1操作及第2操作各自之中，通过验证之前、或达到最大重复数之前反复地进行。验证是在失效数计数电路125所得的计数值为失效数基准值F_NF以下的情形时，判定为通过。

关于包含如此2个操作的写入操作，记载于美国专利第8565020号说明书。该说明书是其整体在本申请案说明书中通过参照而引用。

在进行如以上所述的写入操作时，需要对于写入对象的晶体管MT的各自2位数据，即需要相当于2页面的数据。在使写入操作开始时，存储控制器200对存储器100发送 相当于2页面的数据。被发送的数据被保持在缓存LDL、UDL、及XDL的任一个中，且存储器100是利用所保持的数据进行写入操作。

另一方面，在NAND型闪速存储器100经由存储控制器200的指示处理来自主机设备300的写入操作的命令的期间，存在主机设备300命令已指示过的写入操作的中断的情形。中断是由主机设备300而决定，例如在需要紧急度更高的操作的情形时等产生。被中断的写入操作存在随后被再启动的情形。然而，在被再启动的情形时，存在因中断前的写入操作的进展，导致缓存LDL、UDL、XDL中的写入数据的一部分或全部消失的情形。其原因在于，缓存可能被用于保持写入数据以外的用途。

以下，对于鉴于如此的状况而构成的操作进行说明。

[写入操作的流程]

首先，利用图6(b)，对NAND型闪速存储器100的写入操作的流程进行说明。

如图6(b)所示，当写入操作开始时，自存储控制器200对存储器100，发送下页的数据(Lower data in)。下页的数据是传输至缓存LDL、UDL、及XDL的任一个(Transfer)。接着，同样地，自存储控制器200对存储器100，发送上页的数据(Upper data in)，接着，传输至缓存LDL、UDL、及XDL的任一个(Transfer)。

接着，使第1操作开始。程序及验证的循环是例如利用对于“A1”～“C1”电平的各电平，作为例示反复地进行2次，“A1”～“C1”电平的写入结束。接着，经由第2操作的准备期间(Transfer)，使第2操作开始。程序及验证的循环是例如利用对于“A2”～“C2”电平的各电平，作为例示反复地进行2次，“A2”～“C2”电平的写入结束。

(缓存的数据存储状况)

接着，使用图7至图9，对图6(b)的写入操作的流程中的缓存LDL、UDL、XDL所进行的数据的存储进行说明。在以下的说明中，存储数据的缓存及存储的时序仅为例示。

在图7至图9中，存储中的数据是与维持于“E”电平的晶体管MT、及向“A”、“B”、“C”电平写入的晶体管MT建立关联地表示。缓存LDL、UDL、及XDL分别在各位中，保持与一次性地写入的晶体管MT中的1个相关联的值。更具体而言，缓存LDL、UDL、及XDL分别在各位中，保持对于维持于对应的“E”电平的1个單元晶体管MT、及自“E”电平向“A”、“B”、或“C”电平写入的1个單元晶体管MT的值。然而，图7～图9为方便起见，而分别通过“0”或“1”表现向“A”、“B”、或“C”电平的写入未结束或结束。

图7是表示自存储控制器200传输数据的期间内对缓存LDL、UDL、XDL的数据的存储状况。以下的操作是通过状态机120经由存储单元控制寄存器121的控制而进行。

如图7所示，若写入操作开始，则状态机120将下页的数据存储于缓存XDL。在写入操作开始时间点，缓存LDL、UDL可为任意的状态(Invalid)。下页的数据是利用状态机120而自缓存XDL传输至例如缓存UDL。由此，缓存XDL可接收上页的数据，从而上页的数据被存储于缓存XDL。上页的数据是通过状态机120而自缓存XDL传输至例如缓存LDL。

接着，状态机120是为将缓存UDL中的下页的数据向缓存XDL传输，将第1操作中的验证结果(判定数据)存储于缓存UDL而设。具体而言，状态机120将缓存UDL的位串中的与向“A1”～“C1”电平写入的晶体管MT相关的位重设为“0”。与维持于“E”电平的晶体管MT相关的位为“1”。

在图8中，使第1操作开始。每次通过验证，“A1”～“C1”电平的各个写入结束时，对于缓存UDL的向对应的电平写入的各晶体管MT的值由“0”变为“1”。在图8中，“A1”电平的第1次写入循环(Program(1)及Verify(1)，以下，情况相同)是对于缓存UDL中的向“A1”电平写入的晶体管MT的值一直为“0”。此情况表现了向“A1”电平写入的晶体管MT中残留有写入未结束的晶体管MT从而验证失败的状态。以下的说明，也情况相同。

“A1”电平的第2次写入循环是对于缓存UDL中的向“A1”电平写入的晶体管MT的判定的值变为“1”。在图及以下的说明中，如此判定的值的变化设为表示已通过对应的验证。

以下，每当“B1”及“C1”电平的验证成功时，对于缓存UDL中的向“B1”及“C1”电平写入的晶体管MT的值依次地由“0”变为“1”。通过以上所述，第1操作结束。

若第1操作结束，则状态机120将缓存UDL中的值(第1操作中的验证结果)进行重设，用于存储第2操作中的验证结果。

在图9中，使第2操作开始。与第1操作相同，每当“A2”、“B2”、及“C2”电平验证成功时，对于缓存UDL中的向“A2”、“B2”、及“C2”电平写入的晶体管MT的值依次地由“0”变为“1”。通过以上所述，第2操作结束。

那么，如根据图8及图9所知，在第2操作的开始时间点之前，下页及上页的数据是为第2操作中的利用而设，且分别保持在缓存XDL及LDL内。然而，在第2操作开始后，存在该等数据无需保持而被擦除的情形。可在因擦除而空出的缓存中存储其他数据等有效地充分利用存储器100的资源。例如，在图9中，在“A2”电平的写入结束时间点，下页的数据自缓存XDL中消失。在“B2”电平的写入结束时间点，上页的数据自缓存LDL中消失。

在将已中断的写入操作再次写入至其他页面时，存储器100需要自存储控制器200接收的相当于2页面的数据。由此，数据是否在写入操作已中断的时间点消失、即写入操作进行至哪一时间点对再启动后的处理产生影响。

第1实施方式是鉴于所述问题，如上所述，状态机120具备寄存器PW1COMP。寄存器PW1COMP是保持状态码CODE_PW1COMP。状态码CODE_PW1COMP具有基于写入操作的进行状况的值，因此，状态码CODE_PW1COMP具有基于被指示写入操作中断的时序的值。存储器100是基于条件，将包含状态码CODE_PW1COMP的信息发送至存储控制器200。

以下，对状态码CODE_PW1COMP的例子，分为写入操作的中断时序不同的情形进行说明。

(写入操作中未产生中断的情形)

首先，对于写入操作中未产生中断的情形，使用图10～图12进行说明。在该情形时，状态码CODE_PW1COMP不被发送至存储控制器200。

图10～图12是写入操作中未产生中断的情形时的写入操作中的各种信号的时序图。图10～图12也表示施加至选择字线WL的电压的波形。但，图10～图12及同样其他的图中的对于选择字线WL的施加电压仅为例示。

值PW1COMP是保持在寄存器PW1COMP中的值。值ACOMP是保持在寄存器ACOMP中的值。值BCOMP是保持在寄存器BCOMP中的值。值号CCOMP是保持在寄存器CCOMP中的值。

如图10所示，在时刻t1，存储控制器200将写入指令PRO与写入目的地的下页的地址及写入数据一同地发送至存储器100。在时刻t2，存储器100将下页的写入数据自缓存XDL传输至缓存UDL。

在时刻t3，存储控制器200将写入指令PRO与写入目的地的上页的地址及写入数据一同地发送至存储器100。在时刻t4，存储器100将上页的写入数据自缓存XDL传输至缓存LDL。

在时刻t2及t4传输数据的期间，存储器100将表示忙碌的“L”电平的就绪/忙碌信号RBn输出。

在写入数据自存储控制器200向存储器100的缓存LDL或UDL传输之前的期间，值PW1COMP、ACOMP、BCOMP、及CCOMP可为“L”电平与“H”电平的任一电平。如此般，值为不限制的状态在图中由斜线表示。

如图11所示，存储器100是自时刻t5按照写入指令PRO使第1操作开始。此后， 存储器100在写入操作结束之前、或成为自存储控制器200接收到下一个信号的状态之前，持续输出“L”电平的就绪/忙碌信号RBn。

状态机120是若使第1操作开始，则将值PW1COMP、ACOMP、BCOMP、CCOMP重设为“L”电平。而且，状态机120控制行解码器112等，对选择字线WL依序地施加自电压VPGM1逐一地提升值DVPGM1所得的电压，从而依次地进行“A1”～“C1”电平的写入。

状态机120是若“A1”电平的写入结束，则将值ACOMP设为“H”电平。根据图11的例子，在时刻t9，值ACOMP被设为“H”电平。状态机120是若“B1”电平的写入结束，则将值BCOMP设为“H”电平。根据图11的例子，在未图示的时刻t13，值BCOMP被设为“H”电平。若因“C1”电平的写入结束而第1操作结束，则状态机120将值PW1COMP设为“H”电平。根据图11的例子，在时刻t17，值_PW1COMP被设为“H”电平。

在时刻t18，状态机120是为第2操作而设，将值ACOMP、BCOMP重设为“L”电平。另一方面，状态机120将值PW1COMP维持为“H”电平。

如图12所示，存储器100是自时刻t18按照写入指令PRO使第2操作开始。

状态机120是控制行解码器112等，对选择字线WL依序地施加自电压VPGM2逐一地提升值DVPGM2所得的电压，从而依次地进行“A2”～“C2”电平的写入。

状态机120是若“A2”电平的写入结束，则将值ACOMP设为“H”电平，若“B2”电平的写入结束，则将值BCOMP设为“H”电平。状态机120是若“C2”电平的写入结束，且第2操作结束，则将值CCOMP设为“H”电平。根据图12的例子，在时刻t30，将值CCOMP设为“H”电平。

利用以上处理，写入操作结束。

(第1操作中产生中断的情形)

若在写入操作的中途，主机设备300对存储控制器200指示中断，则存储控制器200进行用于写入操作中断的处理。

以下，使用图13及图14，对存储器100在第1操作中被指示中断的情形时的写入操作的流程进行说明。

如图13所示，在步骤S105中，存储控制器200将写入指令PRO与写入目的地的地址及写入数据一同地发送至存储器100。写入数据包含下页的数据及上页的数据。步骤S105相当于图10的进行至时刻t1～t5为止的操作。

在步骤S110中，存储器100按照“H”电平的信号CMD_PRO，执行写入操作。“H” 电平的信号CMD_PRO是基于存储器100接收到写入指令PRO，指示写入。随着写入操作开始，存储器100将“L”电平的就绪/忙碌信号RBn发送至存储控制器200。

假设存储控制器200在第5次的验证(时刻t14～t15)中使写入操作的中断开始。随着开始，如图14所示，存储控制器200进行写入状态的查询(图13的步骤S115)。因此，存储控制器200将查询指令CMDq发送至存储器100。

指令解码器115是基于存储器100接收到查询指令CMDq，而在允许写入信号WEn的上升边缘，将“H”电平的信号CMD_PW1STAT发送至状态机120。由此，状态机120将寄存器PW1COMP中的值作为状态码CODE_PW1COMP输出，并且利用选择电路117使状态码CODE_PW1COMP向输出缓冲器103传输。状态码CODE_PW1COMP是基于状态机120在第1操作中接收到信号CMD_PW1SAT而为“L”电平。

在时刻t15之后，存储控制器200将已断言的允许读出信号REn发送至存储器100，接收到该允许读出信号REn后，存储器100将各种状态(staus)码等作为IO信号向存储控制器200发送(图13的步骤S120)。所发送的状态码包含状态码CODE_PW1COMP。

存储控制器200因状态码CODE_PW1COMP为“L”电平，故获知存储器100至少在接收到查询指令CMDq的时间点处于第1操作中。因此，存储控制器200获知以前发送的相当于2页面的数据依然保持在缓存LDL、UDL、及XDL中的任一个中。由此，进而，存储控制器200获知无需写入数据的再次发送或写入操作的进行的待机而可使中断开始。

因可使中断开始，故在时刻t16，存储控制器200将中断指令RST发送至存储器100(图13的步骤S125)。另外，存储器100也可以在接收到中断指令RST后，不再维持值PW1COMP。如此般，保持或不保持值PW1COMP皆可的情形在图中以斜线表示。

指令解码器115是基于存储器100接收到中断指令RST，将“H”电平的信号CMD_RST发送至状态机120(图13的步骤S130)。“H”电平的信号CMD_RST是指示写入操作的中断(停止)。若接收到指示，则状态机120进行用于写入操作的处理(例如参与写入的要素的状态的初始化等)使写入停止。

若状态机120完成用于写入操作的停止的处理，则在时刻t17，存储器100成为就绪状态。受此影响，存储控制器200将插入指令CMDi发送至存储器100(图13的步骤S135)。插入指令CMDi是例如某一下页的数据的读出指令等，且伴有读出源的地址的指定。

接收插入指令CMDi的存储器100既可能是已使写入操作中断的存储器100，也可以能是连接于存储控制器200的其他存储器100。在已使操作中断的存储器100中，例 如地址与写入操作被中断的存储单元不同的存储单元成为插入操作的对象。写入操作中可进行插入的操作例如已定。若为不破坏存储器100所保持的数据的操作，则任何操作也均可插入。

在时刻t18，存储器100按照插入指令CMDi，执行插入操作(图13的步骤S140)。基于插入操作为读出操作的例子，存储器100按照允许读出信号REn将读出数据发送至存储控制器200。插入操作是例如在时刻t19之前结束。存储器100是与读出数据的开始发送同时地返回至就绪状态。

至少一部分基于存储器100返回至就绪状态，存储控制器200获知被中断的写入操作可进行再启动。因而，存储控制器200在例如接收到读出数据后的时刻t19，将写入指令PROr与写入目的地的地址一同地发送至存储器100(图13的步骤S145)。

在缓存XDL、UDL、及LDL内，依然保持有相当于2页面的数据，因此，存储控制器200不发送写入数据。写入指令PROr是与通常的写入指令PRO不同，不伴有写入数据的输出地指示写入。写入指令PROr的发送目的地是写入操作被中断的存储器100。写入目的地的地址是与中断前作为写入对象的存储单元的地址既可相同也可以不同。

自时刻t20起，状态机120进行用于写入操作的再启动的准备(Transfer)。接着，在时刻t21，状态机120基于写入指令PROr，使用缓存XDL、UDL、及LDL内的数据，使写入操作再启动(图13的步骤S150)。再启动后的写入操作是与通常的写入操作同样地，自第1操作的第1次的写入循环开始。但，当再次写入目的地的地址与中断前相同时，也可以以继续进行中断前的写入操作的方式进行再次写入。

若存储器100中的写入操作结束，存储器100成为就绪状态，则存储控制器200对存储器100指示下一个操作(图13的步骤S155)。

(第2操作中产生中断原因的情形)

接着，使用图15，对第2操作中产生中断原因的情形时的写入操作的流程进行说明。

假设存储控制器200在第2操作的第1次验证(时刻t18～t19)中使写入操作的中断开始。随着开始，如图15所示，存储控制器200将查询指令CMDq发送至存储器100。

指令解码器115基于存储器100接收到查询指令CMDq，将“H”电平的信号CMD_PW1STAT发送至状态机120。由此，经由选择电路117的选择，将包含状态码CODE_PW1COMP的各种信息发送至存储控制器200。状态码CODE_PW1COMP基于状态机120在第2操作中接收到信号CMD_PW1SAT而为“H”电平。

存储控制器200因状态码CODE_PW1COMP为“H”电平，而获知存储器100至少在接收到查询指令CMDq的时间点为第2操作中。因而，存储控制器200获知存在缓存 XDL、UDL、及LDL的任一个中的相当于2页面的数据中的一部分或全部已消失的可能性。

至时刻t20～t23为止的中断操作及插入操作是与图14的第1操作中的至时刻t16～t19为止的操作相同。插入操作是例如读出操作，且例如在时刻t23之前结束。存储器100是与读出数据的发送开始同时地返回至就绪状态。

至少一部分基于存储器100返回至就绪状态，存储控制器200获知被中断的写入操作可进行再启动。因而，存储控制器200在例如接收到读出数据后的时刻t23，将写入指令PRO与写入目的地的上页及下页的地址一同地发送至写入操作被中断的存储器100。因存在存储器100内的写入数据已消失的可能性，故存储控制器200也将用于上页及下页的写入数据再次发送。

在时刻t27，状态机120基于写入指令PRO，使用再次接收的写入数据，使写入操作再启动。

在第1实施方式中，对于存储控制器200在存储器100中在写入操作中被指示中断的情形时将写入操作中断，使成为中断原因的处理优先的例子进行了说明，但不仅限于此。存储控制器200也可以在将状态码CODE_PW1COMP输出后，鉴于存储器100的写入操作的状况、或中断的原因的内容、重要性、及紧急性等，而判断是否实际使写入操作中断。例如，存储控制器200也可以进行若为第1操作中则使写入操作中断，若为第2操作中则不使写入操作中断的判断。

(3)第1实施方式的效果

根据第1实施方式，若存储器100在第1操作中接收到查询指令CMDq，则状态机120将“L”电平的状态码CODE_PW1COMP发送至存储控制器200。状态机120是若存储器100在第2操作中接收到查询指令CMDq，则将“H”电平的状态码CODE_PW1COMP发送至存储控制器200。基于该构成，获得以下的1个或多个效果。

(A)存储控制器200可在使存储器100的写入操作中断时，获知写入操作的进展状况。因而，存储控制器200可在使写入操作再启动时，再次判断是否必须将数据输出至存储器100。

(B)存储控制器200在第1操作中使写入操作中断的情形时，不必对存储器100再次发送写入数据。因而，可削减写入数据的再发送所需的时间。

例如，比较例的NAND型闪速存储器不具有通知写入操作的进展状况的功能。因而，在使写入操作再启动时，例如经常将写入数据再发送。相当于1页面的数据的写入所需的时间是例如1000μ秒。其中，数据自存储控制器向存储器发送所需的时间为例如100 μ秒。无论存储器中是否残存有数据，若将数据多余地再发送，则相当于总写入时间的10％的时间成为多余。

根据第1实施方式，在存储器100依然保持有写入数据的情形时，存储控制器200不将写入数据进行再发送。由此，可削减相当于总写入时间的10％的时间，从而可削减传送信号IO的总线的占用时间。因此，可提升存储器100的利用效率，从而可实现存储系统10整体的效率化。

(C)存储控制器200可具有在第1操作中使中断操作开始，且在第2操作中不使中断操作开始等较多的选择面。由此，存储控制器200可灵活地进行来自主机设备300的各种命令等的处理，从而提升存储系统10整体的操作效率。

(D)存储控制器200可在例如第2操作中，不进行对存储器100的写入操作的中断。若以此为前提，则存储控制器200为需要数据的再发送的情形而设，在写入操作结束之前无需将写入数据预先备份。因而，可实现存储控制器200的资源(例如缓冲存储器204)的有效利用。

(4)第1实施方式的变化例

变化例是基于写入操作的其他例子。对于变化例，使用图16至图18进行说明。

在NAND型闪速存储器100使写入操作开始时，存在最初仅接收相当于1页面(例如下页)的数据的情形。此情况是可能因在处理来自主机设备300的各种命令等中，较多地存在等待存储控制器200的处理的命令的情形等而引起。在如此的情形时，例如存储控制器200在相当于另1页面(例如上页)的数据的发送之前，使仅下页的数据的写入开始。写入下页的数据的操作例如被称为下页写入。下页写入是由与指示第1操作及第2操作的指令不同的指令指示。下页写入、及经由下页写入进行上页的写入的方式被称为LM写入方式。另一方面，如图4所示地对保持下页与上页的数据的状态的写入例如也称为全序列方式。

下页写入后的状态是示于图16(b')。变化例中记述的写入操作是在插入图16(b')的步骤的方面，不同于图4的写入操作。利用下页写入而使存储单元晶体管MT的阈值电压上升，从而存储单元晶体管MT处于“LM”电平，或停滞在“E”电平。处于“LM”电平的晶体管MT的阈值电压高于验证电压LMV。验证电压LMV是例如高于验证电压AV1且低于验证电压BV1。

存储器100是在下页写入之后接收上页的数据，且与图4同样地，进行第1及第2操作。

在本变化例中，写入操作可自LM写入方式切换为全序列方式。

[写入操作的流程]

图17及图18是表示下页写入被中断的情形时的写入操作的流程。

如图17所示，在时刻t1，存储控制器200将写入指令PRS与写入目的地的下页的地址及写入数据一同地发送至存储器100。写入指令PRS是指示相当于1页面的数据的写入，与指示全序列方式的写入的写入指令PRO不同。若接收到指令PRS及写入数据，则状态机120在时刻t2，将下页的写入数据自缓存XDL向缓存UDL传输。

基于写入指令PRS，状态机120自时刻t3使下页写入的写入循环开始。在下页写入中，程序电压在每次施加时，利用状态机120的控制，而自电压VPGML仅升压值DVPGML。电压VPGML是小于例如第2操作中的电压VPGM2。电压VPGML可为第1操作中的电压VPGM1以下或以上。值DVPGML是例如大于第2操作中的值(升幅)DVPGM2。值DVPGML可为第1操作中的升幅DVPGM1以下或以上。

在下页写入中，写入数据仅相当于1页面，不会占用所有的缓存。因而，存储器100可自存储控制器200接收下一个数据。因此，在下页写入中，状态机120将“H”电平的就绪/忙碌信号RBn发送至存储控制器200。

假设存储控制器200在第2次的程序循环(t5～t6)中使写入操作的中断开始。随着开始，存储控制器200将查询指令CMDq发送至存储器100。

指令解码器115是基于存储器100接收到查询指令CMDq，将“H”的信号CMD_PW1STAT发送至状态机120。由此，在时刻t6，将包含状态码CODE_PW1COMP的各种信息自存储器100发送至存储控制器200。状态机120是在下页写入中，以可在取得上页的数据后切换为全序列方式的方式，将下页的数据持续保持在缓存XDL、UDL、及LDL的任一个。因而，在下页写入的期间，值PW1COMP停滞在“L”电平，进而，状态码CODE_PW1COMP也为“L”电平。

存储控制器200是基于接收到“L”电平的状态码CODE_PW1COMP，而获知在存储器100接收到查询指令CMDq的时间点，存储器100保持有下页的写入数据。由此，进而，存储控制器200获知可使中断开始。

因可使中断开始，故存储控制器200将中断指令RST发送至存储器100。在时刻t7以后，存储器100与图14及图15的情形同样地，执行中断操作及插入操作。插入操作是例如读出操作，且存储器100与读出数据的发送开始同时地返回至就绪状态。

至少一部分基于存储器100返回至就绪状态，存储控制器200获知可使被中断的写入操作再启动。因而，如图18所示，存储控制器200在例如接收到读出数据后的时刻t10，将写入指令PRSr与写入目的地的地址一同地输出至写入操作被中断的存储器100。 存储控制器200不发送写入数据。其原因在于缓存XDL、UDL、或LDL依然保持有下页的数据。写入指令PRSr是与通常的写入指令PRS不同，不伴有数据的输出地指示相当于1页面的写入。写入目的地的地址是与中断前作为写入对象的存储单元的地址既可相同也可以不同。

自时刻11起，状态机120进行用于写入操作的再启动的准备(Transfer)。接着，在时刻t12，状态机120基于写入指令PRSr，使用缓存XDL、UDL、或LDL中的数据使写入操作再启动。

另一方面，在时刻t12，存储控制器200成为可将上页的数据输出的状态。故而，存储控制器200将写入指令PRO与写入目的地的地址及写入数据一同地发送至写入操作中的存储器100。

即便时刻t12的时间点，也在缓存XDL、UDL、或LDL内依然保持有下页的数据，因此，存储控制器200仅将上页的数据发送至存储器100，而不进行下页的数据的输出。写入目的地的块BLK、字符串单元SU、字线WL的地址必须与写入操作中的存储单元相同。

基于接收到写入指令PRO，存储器100使全序列方式的写入操作开始。该写入操作是例如与图11及图12所示的操作相同。在进而产生新的中断原因时，存储器100及存储控制器200也可以进行与例如图14或图15所示的操作相同的操作。

如上所述，根据变化例，信号CMD_PW1STAT、及状态码CODE_PW1COMP等的构成也可以适用于自LM写入方式向全序列方式切换的写入操作。

＜第2实施方式＞

接着，对第2实施方式的NAND型闪速存储器150及存储控制器250，使用图19至图22进行说明。第2实施方式是在设置存储控制器与存储器之间的数据保持中断指令的方面，不同于第1实施方式。

(1)存储系统的构成

在第2实施方式中，存储控制器250除了第1实施方式的存储控制器200的要素、操作、及功能以外，且可将数据保持中断指令RSVRST输出。存储控制器250是若在例如存储器150中的写入操作的期间，自主机设备300指示写入操作的中断，则将数据保持中断指令RSVRST发送至存储器150。数据保持中断指令RSVRST是若接收到其的存储器150为第1操作中，则指示第1操作结束后的中断。

存储器150具有图19所示的构成。存储器150是在外围电路1包含指令解码器155。指令解码器155是除了指令解码器115的要素、操作及功能以外，且可在数据信号DIN 包含数据保持中断指令RSVRST的情形时，将例如信号CMD_RSVRST输出。信号CMD_RSVRST是对状态机120通知存储器150已接收到数据保持中断指令RSVRST。信号CMD_RSVRST是基于存储器150接收到数据保持中断指令RSVRST而设为“H”电平。指令解码器155是使用例如寄存器，存储已接收到“H”电平的信号CMD_RSVRST。状态机120是根据在写入操作的哪一阶段接收到“H”电平的信号CMD_RSVRST，调整使写入操作中断的时序。

关于指令解码器155的其他功能，与所述实施方式中记述的指令解码器115相同。

关于其他构成，第1实施方式的记述完全适于第2实施方式。

(2)数据的写入操作

接着，对数据向NAND型闪速存储器150的数据的写入操作的例子进行说明。

[第1操作中产生中断的情形]

首先，一边使用图20，且参照图21，一边对于在存储器150的第1操作中，主机设备300对存储控制器250指示中断的情形时的写入操作的流程进行说明。

如图20所示，存储控制器250将写入指令PRO与写入目的地的地址及写入数据一同地发送至存储器150(步骤S205)。按照写入指令PRO，存储器150进行写入操作(步骤S210)。步骤S210是如图21所示包含程序(步骤S211)、验证(步骤S212)、及第1操作的结束的确认(步骤S213)。在第1操作结束之前，反复地进行步骤S211～S213的组。

以后的流程是基于存储器150在写入操作中的哪一阶段接收到数据保持中断指令RSVRST而不同。首先，对存储器150在第1操作中接收到数据保持中断指令RSVRST的情形进行说明。即，如图20所示，在第1操作中，存储控制器250将数据保持中断指令RSVRST发送至存储器150(步骤S215)。即便该情形时，存储器150也持续进行第1操作且使之结束。若第1操作结束，则状态机120进行数据保持中断操作(步骤S220)。在数据保持中断操作中，状态机120判断在第1操作中是否接收到“H”电平的信号CMD_RSVRST(图21的步骤S220)。状态机120获知在第1操作中接收到“H”电平的信号CMD_RSVRST，使写入操作中断。其结果，存储器150移行至就绪状态。

存储控制器250是接收到存储器150成为就绪状态，而对存储器150发送查询指令CMDq(步骤S225)。基于存储器接收到查询指令CMDq，状态机120将状态码CODE_PW1COMP发送至存储控制器250(步骤S230)。状态码CODE_PW1COMP是维持为存储器150接收到数据保持中断指令RSVRST的时间点、进而状态机120接收到“H”电平的信号CMD_RSVRST的时间点的值(此处为“L”电平)。因而，存储控制器250在获知存储器150在第1操作中接收到数据保持中断指令RSVRST且使第1操作结束之 后，不使第2操作开始而已使写入操作中断。由此，存储控制器250获知存储器150依然保持有相当于2页面的数据。

接着至步骤S235～S240为止的插入操作是与图13中的至步骤S135～S140为止的操作相同。若插入操作结束，则存储控制器250将写入指令PROr与写入目的地的地址一同地发送至存储器150(步骤S245)。存储控制器250不将写入数据进行再发送。写入目的地的地址可设为与中断前作为写入对象的存储单元的地址相同。

状态机120是基于写入指令PROr，使写入操作再启动(步骤S250)。步骤S250是如图21所示，包含程序(步骤S251)、验证(步骤S252)、及第2操作的结束的确认(步骤S253)。在第2操作结束之前，反复地进行步骤S251～S253之组。若第2操作结束，存储器150成为就绪状态，则存储控制器250对存储器150指示下一个操作(步骤S255)。

另一方面，在存储器150在第1操作中未接收到数据保持中断指令RSVRST的情形时，状态机120利用图21的步骤S220中的判断而获知该情形。在该情形时，状态机120直接执行第2操作(步骤S251'～S253')。即，程序及验证是反复地进行直至值CCOMP成为1，若值CCOMP成为1则写入结束。

在如此般，存储控制器250在存储器150的第1操作中将数据保持中断指令RSVRST发送至存储器150的情形时，自指令的发送至写入操作中断为止所消耗的时间长于使用中断指令RST的情形。其原因在于第1操作持续进行。

存储控制器250也可以当在写入操作中自主机设备300指示中断时，取代数据保持中断指令RSVRST而发送中断指令RST。发送哪一个指令是鉴于中断的原因的紧急度、及存储系统10的整体的状况等，由存储控制器250进行判断。

[在第2操作中产生中断的情形]

接着，使用图22，对于存储器150的第2操作中，主机设备300对存储控制器250指示中断的情形时的写入操作的流程进行说明。

如图22所示，存储控制器250是将保持中断指令RSVRST发送至存储器150(步骤S215)。步骤S215设为在存储器150为第2操作中进行。基于存储器150接收到数据保持中断指令RSVRST，状态机120接收“H”电平的信号CMD_RSVRST，且判断接收到信号CMD_RSVRST的时序(步骤S220)。如本例所述，状态机120是在于第2操作中接收到“H”电平的信号CMD_RSVRST的情形时，在接收到“H”电平的信号CMD_RSVRST的时间点使写入操作中断。

此后，进行步骤S225及S230。步骤S230中所发送的状态码CODE_PW1COMP为“H”电平。因而，存储控制器250获知存储器150在第2操作中接收到数据保持中断指 令RSVRST，使写入操作中断的情形，进而缓存XDL、UDL、及LDL的任一个中的相当于2页面的数据中的一部分或全部已消失的情形。

在接着插入操作后的步骤S245中，存储控制器250在使写入操作再启动时，将写入指令PRO与写入目的地的地址及写入数据一同地发送至存储器150。写入目的地的地址是与中断前作为写入对象的存储单元的地址既可相同也可以不同。

(3)第2实施方式的效果

根据第2实施方式，若存储器150在第1操作中接收到数据保持中断指令RSVRST，则状态机120在第1操作结束之前持续进行写入操作，且在第1操作的结束后使写入操作中断。基于该构成，获得以下的1个或多个效果。

(A)因在写入操作的中断的时间点，第1操作结束，故写入对象的存储单元晶体管MT已相应于写入数据而处于“A1”～“C1”电平的任一电平。如此的状态虽可靠性不及经由第2操作的状态，但存在作为暂时性地保持有数据的状态具有充分的可靠性的情形。因而，可在该暂时性地将数据保持在存储单元晶体管MT的状态之间进行插入操作。

(B)在对与中断前相同的晶体管MT再启动写入的情形时，存储器150可自第2操作的最初时使写入操作再启动。该情形比自第1操作或第2操作的中途进行再启动的情形，处理的管理及执行更为容易。而且，无论是否多余，均可避免再次进行第1操作，从而可缩短写入时间。

(4)第2实施方式的变化例

变化例是关于存储器160在第1操作中接收到数据保持中断指令RSVRST的情形时的写入操作的再启动的操作。对于变化例，使用图23进行说明。

至图23的步骤S205～S240为止的操作是与图20的操作相同。在接着的步骤S241中，存储控制器260在写入操作的再启动时，将读出指令RD1r发送至存储器160。读出指令RD1r是指示来自写入操作被中断的晶体管MT的数据读出。读出指令RD1r是与通常时的读出指令不同，指示用于“A1”～“C1”电平的判定的读出电压的使用。

状态机120是基于存储器160接收到读出指令RD1r，按照读出指令RD1r进行数据的读出(步骤S242)。读出的数据是利用存储控制器260而接收。存储控制器260是使用ECC电路260纠正该读出数据中的错误。自该存储器160读出且已实施纠正的数据相当于步骤S205中的写入数据。

存储控制器260是将写入指令PRO与写入目的地的地址及写入数据一同地发送至存储器160(步骤S245)。若存储器160接收到写入指令PRO，则状态机120使写入操作再启动(步骤S250)。

如此般，根据本变化例，在第1操作中所指示的写入操作的中断后，在该写入操作再启动前，存储器160接收读出指令RD1r，自写入操作被中断的晶体管MT将数据读出。因而，即便未为第1操作中所指示的写入操作的中断后的再启动而设，从而缓存LDL、UDL、及XDL中不保持写入数据，存储控制器260也可以使用保持在晶体管MT中的暂时性数据，将写入数据再生。该情形是将存储控制器260保持写入数据的必要性排除。由此，例如可在图23的步骤S205后，将缓冲存储器240中的写入数据擦除而用于其他用途。

＜其他实施方式＞

操作的流程中的步骤的顺序可尽可能相互地替换。例如，状态码CODE_PW1COMP的通知、中断操作的执行、插入操作的执行可进行替换。例如，也可以在使写入操作中断后，通知状态码CODE_PW1COMP，或在执行插入操作后，发送状态码CODE_PW1COMP。

而且，实施方式及变化例是对于不伴有数据的输出地使写入再启动的情形时，使用与通常的写入指令PRO及PRS等不同的写入指令PROr及PRSr等的例子进行了说明，但不仅限于此。若不进行写入指令所进行的区分，例如状态码CODE_PW1COMP为“L”电平时接收到写入指令，则NAND型闪速存储器也可以具有无数据输出而使写入开始的功能。

写入至存储单元晶体管的数据也可以为3位或3位以上。例如在3位的情形时，一次性写入的存储单元晶体管MT之组的存储空间具有下页、中(middle)页、及上页。

NAND字符串NS也可以为具有MONOS(Metal-Oxide-Nitride-Oxide-Silicon，硅金属-氧化物-氮化物-氧化物-硅)结构的平面NAND字符串。

在所述实施方式及变化例中，存储单元的存储方式可为2值存储方式、多值存储方式等。关于多值存储方式的存储单元中的读出操作、写入操作、及擦除操作的例子，以下详细描述。

例如，在多值电平的读出操作中，将阈值电压由低向高依序地设为A电平、B电平、及C电平等。在相应的读出操作中，对A电平的读出操作中所选择的字线施加的电压是例如0V～0.55V之间。并非仅限于此，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等任一个之间。对B电平的读出操作中所选择的字线施加的电压是例如1.5V～2.3V之间。并非仅限于此，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等任一个之间。对C电平的读出操作中所选择的字线施加的电压是例如3.0V～4.0V之间。并非仅限于此，也可以为3.0V～3.2V、 3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等任一个之间。作为读出操作的时间(tR)，也可以为例如25μs～38μs、38μs～70μs、70μs～80μs等任一个之间。

写入操作是包含程序操作与验证操作。在写入操作中，对程序操作时所选择的字线最初施加的电压为例如13.7V～14.3V之间。并非仅限于此，也可以为例如13.7V～14.0V、14.0V～14.6V等任一个之间。也可以使写入第奇数个字线时对所选择的字线最初施加的电压、与写入第偶数个字线时对所选择的字线最初施加的电压不同。在程序操作设为ISPP方式(Incremental Step Pulse Program，增量步进脉冲程序)时，作为升压的电压，可列举例如0.5V左右。作为对非选择的字线施加的电压，也可以为例如6.0V～7.3V之间。并非仅限于此，既可为例如7.3V～8.4V之间，也可以为6.0V以下。也可以利用非选择的字线为第奇数个字线抑或是第偶数个字线，而使施加的通过电压不同。作为写入操作的时间(tProg)，也可以为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

在擦除操作中，对配置在半导体衬底上部且存储单元配置在上方的井最初施加的电压为例如12V～13.6V之间。并非仅限于此，也可以为例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等任一个之间。作为擦除操作的时间(tErase)，也可以为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

而且，存储单元也可以为例如以下所述的结构。存储单元具有介隔膜厚为4nm～10nm的隧道绝缘膜配置在硅衬底等半导体衬底上的电荷存储膜。该电荷存储膜可设为膜厚为2nm～3nm的硅氮化(SiN)膜或硅氮氧化(SiON)膜等绝缘膜、与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的堆叠结构。多晶硅膜中也可以添加钌(Ru)等金属。存储单元是在电荷存储膜的上具有绝缘膜。该绝缘膜具有例如由膜厚为3nm～10nm的下层High-k膜与膜厚为3nm～10nm的上层High-k膜夹持的膜厚为4nm～10nm的硅氧化(SiO)膜。作为High-k膜的材料，可利用氧化铪(HfO)等。而且，硅氧化膜的膜厚可厚在High-k膜的膜厚。在绝缘膜上，介隔膜厚为3nm～10nm的工作函数调整用的膜，设置有膜厚为30nm～70nm的控制电极。此处，工作函数调整用膜是例如氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜等。控制电极中，可使用钨(W)等。可在存储单元间配置气隙。

如以上所述，对各实施方式及变化例进行了说明，但该等实施方式等是作为示例而提示，该等实施方式等的技术性思想并非限定构成零件的材质、形状、结构、配置等。该等新颖的实施方式等可利用其他各种形态实施，在实施阶段中在不脱离其主旨的范围内，可进行各种省略、置换、变更。进而，所述实施方式等中包含有各种阶段，且可利用揭示的多个构成要件中的适当的组合而提取各种实施方式。

[符号的说明]

100 NAND型闪速存储器(半导体存储装置)

120 状态机(控制电路)

200 存储控制器

PW1COMP 寄存器