半导体器件以及包括其的半导体系统的制作方法

本申请要求2015年12月9日提交的申请号为10-2015-0175453的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及被配置成执行数据掩蔽操作(data masking operation)的半导体器件以及包括被配置成执行数据掩蔽操作的半导体器件的半导体系统。

背景技术：

通常，数据输入/输出(I/O)线可以用于在半导体存储器件中传输数据。包括在半导体存储器件的存储核心中的存储单元的数据可以被传输至位线，并且可以通过感测放大器来感测和放大。加载在位线上的数据可以经由局部线传输至全局线。通常，全局线可以全局地设置在多个存储体中，用于数据焊盘与存储核心之间的数据传输。全局线与局部线之间的数据传输可以通过特定电路来实现。在动态随机存取存储(DRAM)器件中，感测放大器可以用于在读取操作期间将局部线上的数据传输至全局线，以及写入驱动器可以用于在写入操作期间将全局线上的数据传输至局部线。

半导体存储器件可以在读取操作或者写入操作期间执行掩蔽操作以屏蔽不期望的数据。即，掩蔽操作可以用于选择性地读出储存在半导体存储器件中的数据之中的期望数据或者仅选择性地将期望数据写入至半导体存储器件中。

技术实现要素：

根据一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出命令和掩蔽命令。如果第一掩蔽写入操作响应于命令和掩蔽命令而被执行，则第二半导体器件根据第一全局线上的数据来驱动第一局部线。另外，如果第一掩蔽写入操作响应于命令和掩蔽命令而被执行，则第二半导体器件感测和放大第二局部线上的数据。

根据一个实施例，一种半导体器件包括控制信号发生电路和数据输入/输出电路。控制信号发生电路响应于写入信号、读取信号和内部掩蔽信号来产生第一写入使能信号、第二写入使能信号、第一读取使能信号和第二读取使能信号。数据输入/输出电路响应于第一写入使能信号和第二写入使能信号而根据第一全局线和第二全局线上的数据来驱动第一局部线和第二局部线。另外，数据输入/输出电路响应于第一读取使能信号和第二读取使能信号来感测和放大第一局部线和第二局部线上的数据。如果第一掩蔽写入操作被执行，则数据输入/输出电路响应于第一写入使能信号而根据第一全局线上的数据来驱动第一局部线，以及响应于第二读取使能信号来感测和放大第二局部线上的数据。

根据一个实施例，一种半导体器件包括第一数据输入/输出电路和第二数据输入/输出电路。第一数据输入/输出电路响应于第一写入使能信号而根据第一全局线上的数据来驱动第一局部线，以及响应于第一读取使能信号来感测和放大第一局部线上的数据。第二数据输入/输出电路响应于第二写入使能信号而根据第二全局线上的数据来驱动第二局部线，以及响应于第二读取使能信号来感测和放大第二局部线上的数据。如果第一掩蔽写入操作被执行，则第一写入使能信号和第二读取使能信号被使能。

根据一个实施例，一种半导体器件包括：命令解码器、内部掩蔽信号发生电路以及第二半导体器件。命令解码器接收命令。内部掩蔽信号发生电路接收掩蔽命令。如果第一掩蔽写入操作响应于命令和掩蔽命令而被执行，则第二半导体器件根据第一全局线上的数据来驱动第一局部线。

如果第一掩蔽写入操作响应于命令和掩蔽命令而被执行，则第二半导体器件感测和放大第二局部线上的数据。

附图说明

图1为图示根据一个实施例的半导体系统的配置的示例代表的框图。

图2为图示包括在图1的半导体系统中的第一数据输入/输出电路的示例代表的框图。

图3为图示包括在图2的第一数据输入/输出电路中的第一写入驱动器的示例代表的框图。

图4为图示包括在图3的第一写入驱动器中的数据放大电路的示例代表的电路图。

图5为图示包括在图3的第一写入驱动器中的数据驱动电路的示例代表的电路图。

图6为图示包括在图2的第一数据输入/输出电路中的第一感测放大电路的示例代表的框图。

图7为图示包括在图6的第一感测放大电路中的局部线感测放大电路的示例代表的电路图。

图8为图示包括在图1的半导体系统中的第二数据输入/输出电路的示例代表的框图。

图9为图示图1至8中所示的半导体系统的操作的示例代表的时序图。

图10为图示采用半导体器件或者参照图1至图9所述的半导体器件的电子系统的配置的示例代表的框图。

具体实施方式

在下文中，将参照附图来描述本公开的各种实施例。然而，本文中所述的实施例仅用于说明性的目的，并非旨在限制本公开的范围。

参见图1,根据本公开的一个实施例的半导体系统可以包括第一半导体器件11和第二半导体器件12。

第一半导体器件11可以输出命令CMD和掩蔽命令DM。第一半导体器件11可以接收或者输出传输数据TD。命令CMD可以包括多个比特。命令CMD可以包括关于第二半导体器件12的写入操作或者读取操作的信息。根据实施例，命令CMD可以经由传输地址的传输线(未示出)来传输。掩蔽命令DM可以包括关于第二半导体器件12的掩蔽操作的信息。掩蔽命令DM可以被配置成包括多个比特，多个比特中的一些分别对应于第一内部掩蔽信号IDM<1>和第二内部掩蔽信号IDM<2>。掩蔽命令DM可以被配置成包括多个比特，多个比特中的一些对应于经由第一全局线GIO1和第二全局线GIO2而输入或者输出的数据。

第二半导体器件12可以包括：命令解码器13、内部掩蔽信号发生电路14、控制信号发生电路15、数据焊盘16、数据输入/输出(I/O)电路17以及存储核心电路18。

命令解码器13可以接收并解码命令CMD，以产生写入信号WT和读取信号RD。写入信号WT可以被产生为执行第二半导体器件12的写入操作。读取信号RD可以被产生为执行第二半导体器件12的读取操作。

内部掩蔽信号发生电路14可以响应于掩蔽命令DM来产生第一内部掩蔽信号和第二内部掩蔽信号IDM<1:2>。如果执行对第一全局线GIO1的掩蔽操作，则第一内部掩蔽信号IDM<1>可以被使能。如果执行对第二全局线GIO2的掩蔽操作，则第二内部掩蔽信号IDM<2>可以被使能。

控制信号发生电路15可以响应于写入信号WT、读取信号RD、第一内部掩蔽信号IDM<1>和第二内部掩蔽信号IDM<2>，来产生第一写入使能信号BWEN<1>、第二写入使能信号BWEN<2>、第一读取使能信号IOSAEN<1>和第二读取使能信号IOSAEN<2>。如果写入信号WT被使能，并且第一内部掩蔽信号IDM<1>被禁止，则第一写入使能信号BWEN<1>可以被使能。如果写入信号WT被使能，并且第二内部掩蔽信号IDM<2>被禁止，则第二写入使能信号BWEN<2>可以被使能。如果读取信号RD被使能，则第一读取使能信号IOSAEN<1>可以被使能。如果写入信号WT和第一内部掩蔽信号IDM<1>被使能以对第一全局线GIO1执行掩蔽操作，则第一读取使能信号IOSAEN<1>可以被使能。如果读取信号RD被使能，则第二读取使能信号IOSAEN<2>可以被使能。如果写入信号WT和第二内部掩蔽信号IDM<2>被使能以对第二全局线GIO2执行掩蔽操作，则第二读取使能信号IOSAEN<2>可以被使能。

控制信号发生电路15可以在写入操作期间产生被使能的第一写入使能信号BWEN<1>和第二写入使能信号BWEN<2>，写入操作根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B，以及根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。

控制信号发生电路15可以在第一掩蔽写入操作期间产生被使能的第一写入使能信号BWEN<1>和第二读取使能信号IOSAEN<2>，第一掩蔽写入操作根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B，阻挡根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B的操作，以及感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据。

控制信号发生电路15可以在第二掩蔽写入操作期间产生被使能的第一读取使能信号IOSAEN<1>和第二写入使能信号BWEN<2>，第二掩蔽写入操作阻挡根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B的操作，感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据，以及根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。

控制信号发生电路15可以在读取操作期间产生被使能的第一读取使能信号IOSAEN<1>和第二读取使能信号IOSAEN<2>，读取操作感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据，根据第一局部线LIO1和第一反相局部线LIO1B上的数据来驱动第一全局线GIO1，感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据，以及根据第二局部线LIO2和第二反相局部线LIO2B上的数据来驱动第二全局线GIO2。

数据焊盘16可以接收传输数据TD以将传输数据TD传输至第一全局线GIO1和第二全局线GIO2，或者可以将第一全局线GIO1和第二全局线GIO2上的数据输出作为传输数据TD。

数据I/O电路17可以包括第一数据I/O电路171和第二数据I/O电路172。

如果第一写入使能信号BWEN<1>被使能，则第一数据I/O电路171可以根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B。如果第一读取使能信号IOSAEN<1>被使能，则第一数据I/O电路171可以感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据。如果第一写入使能信号BWEN<1>在写入操作和第一掩蔽写入操作期间被使能，则第一数据I/O电路171可以根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B。第一数据I/O电路171可以响应于在读取操作和第二掩蔽写入操作期间被使能的第一读取使能信号IOSAEN<1>来感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据，以及可以根据第一局部线LIO1和第一反相局部线LIO1B上的数据来驱动第一全局线GIO1。

如果第二写入使能信号BWEN<2>被使能，则第二数据I/O电路172可以根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。如果第二读取使能信号IOSAEN<2>被使能，则第二数据I/O电路172可以感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据。如果第二写入使能信号BWEN<2>在写入操作和第二掩蔽写入操作期间被使能，则第二数据I/O电路172可以根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。第二数据I/O电路172可以响应于在读取操作和第一掩蔽写入操作期间被使能的第二读取使能信号IOSAEN<2>来感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据，以及可以根据第二局部线LIO2和第二反相局部线LIO2B上的数据来驱动第二全局线GIO2。

存储核心电路18可以包括位线(未示出)，其与第一局部线LIO1、第一反相局部线LIO1B、第二局部线LIO2和第二反相局部线LIO2B耦接。如果执行写入操作，则存储核心电路18可以将第一局部线LIO1和第一反相局部线LIO1B上的数据传送至第一位线对(未示出)以将数据储存在第一存储单元(未示出)中，以及可以将第二局部线LIO2和第二反相局部线LIO2B上的数据传送至第二位线对(未示出)以将数据储存在第二存储单元(未示出)中。如果执行读取操作，则可以出现在第一存储单元(未示出)与第一位线对(未示出)之间共享的电荷，且第一位线(未示出)可以再次与第一局部线LIO1共享电荷。另外，如果执行读取操作，则第二存储单元(未示出)与第二位线对(未示出)之间共享的电荷可以产生，且第二位线(未示出)可以再次与第二局部线LIO2共享电荷。

参见图2，第一数据I/O电路171可以包括第一写入驱动器21和第一感测放大电路22。

第一写入驱动器21可以响应于第一写入使能信号BWEN<1>根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B。例如，如果第一写入使能信号BWEN<1>被使能，并且第一全局线GIO1上的数据具有逻辑高电平，则第一写入驱动器21可以将第一局部线LIO1驱动至逻辑高电平，并且可以将第一反相局部线LIO1B驱动至逻辑低电平。如果第一写入使能信号BWEN<1>被使能，并且第一全局线GIO1上的数据具有逻辑低电平，则第一写入驱动器21可以将第一局部线LIO1驱动至逻辑低电平，并且可以将第一反相局部线LIO1B驱动至逻辑高电平。根据第一全局线GIO1的逻辑电平而驱动的第一局部线LIO1和第一反相局部线LIO1B的逻辑电平可以根据实施例而设定为不同。如果第一写入使能信号BWEN<1>被禁止，则第一写入驱动器21可以停止根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B的操作。

第一感测放大电路22可以响应于第一读取使能信号IOSAEN<1>来感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据，以及可以根据第一局部线LIO1和第一反相局部线LIO1B上的数据来驱动第一全局线GIO1。例如，如果在读取操作或者写入操作期间，存储核心电路18(参见图1)中的存储单元(未示出)与第一局部线LIO1或者第一反相局部线LIO1B共享电荷，则第一感测放大电路22可以感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据。第一感测放大电路22可以接收第一局部线LIO1和第一反相局部线LIO1B上的数据，以驱动第一全部线GIO1。如果第一局部线LIO1上的数据被放大成具有逻辑高电平，而第一反相局部线LIO1B上的数据被放大成具有逻辑低电平，则第一感测放大电路22可以将第一全局线GIO1驱动至逻辑高电平。如果第一局部线LIO1上的数据被放大成具有逻辑低电平，而第一反相局部线LIO1B上的数据被放大成具有逻辑高电平，则第一感测放大电路22可以将第一全局线GIO1驱动至逻辑低电平。根据第一局部线LIO1和第一反相局部线LIO1B的逻辑电平而驱动的第一全局线GIO1的逻辑电平可以根据实施例而设定为不同。

参见图3，第一写入驱动器21可以包括：数据输入电路31、数据放大电路32和数据驱动电路33。

数据输入电路31可以接收第一全局线GIO1上的数据，以产生输入数据DIN和反相输入数据DINB。如果具有逻辑高电平的数据经由第一全局线GIO1传输，则数据输入电路31可以产生具有逻辑高电平的输入数据DIN和具有逻辑低电平的反相输入数据DINB。如果具有逻辑低电平的数据经由第一全局线GIO1传输，则数据输入电路31可以产生具有逻辑低电平的输入数据DIN和具有逻辑高电平的反相输入数据DINB。根据第一全局线GIO1上的数据而产生的输入数据DIN和反相输入数据DINB的逻辑电平可以根据实施例设定为不同。

数据放大电路32可以响应于第一写入使能信号BWEN<1>，根据输入数据DIN和反相输入数据DINB来产生锁存数据LAT、反相锁存数据LATB、驱动数据DRV和反相驱动数据DRVB。如果第一写入使能信号BWEN<1>被使能，则数据放大电路32可以响应于具有逻辑高电平的输入数据DIN和具有逻辑低电平的反相输入数据DINB，来产生具有逻辑低电平的锁存数据LAT、具有逻辑高电平的反相锁存数据LATB、具有逻辑低电平的驱动数据DRV以及具有逻辑高电平的反相驱动数据DRVB。如果第一写入使能信号BWEN<1>被使能，则数据放大电路32可以响应于具有逻辑低电平的输入数据DIN和具有逻辑高电平的反相输入数据DINB，来产生具有逻辑高电平的锁存数据LAT、具有逻辑低电平的反相锁存数据LATB、具有逻辑高电平的驱动数据DRV以及具有逻辑低电平的反相驱动数据DRVB。根据输入数据DIN和反相输入数据DINB而产生的锁存数据LAT、反相锁存数据LATB、驱动数据DRV和反相驱动数据DRVB的逻辑电平可以根据实施例而设定为不同。

数据驱动电路33可以响应于写入预充电信号LIOPCG，根据锁存数据LAT、反相锁存数据LATB、驱动数据DRV和反相驱动数据DRVB来驱动第一局部线LIO1和第一反相局部线LIO1B。写入预充电信号LIOPCG可以在写入操作被执行之前被设定成使能，以及如果写入操作被执行则可以被设定成禁止。如果写入预充电信号LIOPCG被使能，则数据驱动电路22可以利用预充电电压来对第一局部线LIO1和第一反相局部线LIO1B预充电。预充电电压的电平可以根据实施例而设定为不同。如果写入预充电信号LIOPCG被禁止，则数据驱动电路33可以根据锁存数据LAT、反相锁存数据LATB、驱动数据DRV和反相驱动数据DRVB来驱动第一局部线LIO1和第一反相局部线LIO1B。如果写入预充电信号LIOPCG被禁止，则数据驱动电路33可以响应于具有逻辑低电平的锁存数据LAT、具有逻辑高电平的反相锁存数据LATB、具有逻辑低电平的驱动数据DRV和具有逻辑高电平的反相驱动数据DRVB，来将第一局部线LIO1驱动至逻辑高电平，并且将第一反相局部线LIO1B驱动至逻辑低电平。如果写入预充电信号LIOPCG被禁止，则数据驱动电路33可以响应于具有逻辑高电平的锁存数据LAT、具有逻辑低电平的反相锁存数据LATB、具有逻辑高电平的驱动数据DRV和具有逻辑低电平的反相驱动数据DRVB，来将第一局部线LIO1驱动至逻辑低电平，并且将第一反相局部线LIO1B驱动至逻辑高电平。根据锁存数据LAT、反相锁存数据LATB、驱动数据DRV和反相驱动数据DRVB而驱动的第一局部线LIO1和第一反相局部线LIO1B的逻辑电平可以根据实施例而设定为不同。

参见图4，数据放大电路32可以包括：数据感测电路41、第一反相缓冲电路42、第二反相缓冲电路43和复位电路44。

数据感测电路41可以响应于第一写入使能信号BWEN<1>，根据输入数据DIN和反相输入数据DINB来产生锁存数据LAT和反相锁存数据LATB。如果第一写入使能信号BWEN<1>被使能成具有逻辑高电平，则数据感测电路41可以接收具有逻辑高电平的输入数据DIN和具有逻辑低电平的反相输入数据DINB，以产生具有逻辑低电平的锁存数据LAT和具有逻辑高电平的反相锁存数据LATB。如果第一写入使能信号BWEN<1>被使能成具有逻辑高电平，则数据感测电路41可以接收具有逻辑低电平的输入数据DIN和具有逻辑高电平的反相输入数据DINB，以产生具有逻辑高电平的锁存数据LAT和具有逻辑低电平的反相锁存数据LATB。

第一反相缓冲电路42可以反相地缓冲锁存数据LAT，以产生反相驱动数据DRVB。

第二反相缓冲电路43可以反相地缓冲反相锁存数据LATB，以产生驱动数据DRV。

复位电路44可以响应于第一写入使能信号BWEN<1>来驱动锁存数据LAT和反相锁存数据LATB。如果第一写入使能信号BWEN<1>被禁止成具有逻辑低电平，则复位电路44可以将锁存数据LAT和反相锁存数据LATB驱动成具有逻辑高电平。

复位电路44和数据感测电路41可以被配置成接收电源电压VDD。数据感测电路41可以与接地电压VSS耦接。

参见图5，数据驱动电路33可以包括：第一逻辑电路51、局部线驱动电路52、第二逻辑电路53、反相局部线驱动电路54、缓冲电路55和均衡电路56。

第一逻辑电路51可以对锁存数据LAT和写入预充电信号LIOPCG执行与运算，并且可以输出与运算的结果。如果写入预充电信号LIOPCG被使能成具有逻辑低电平，则第一逻辑电路51可以输出具有逻辑低电平的信号。如果写入预充电信号LIOPCG被禁止成具有逻辑高电平，则第一逻辑电路51可以缓冲锁存数据LAT，并且可以将缓冲的锁存数据输出作为输出信号。

局部线驱动电路52可以接收第一逻辑电路51的输出信号以及驱动数据DRV，以驱动第一局部线LIO1。如果第一逻辑电路51的输出信号具有逻辑低电平，并且驱动数据DRV具有逻辑低电平，则局部线驱动电路52可以将第一局部线LIO1驱动至逻辑高电平。如果第一逻辑电路51的输出信号具有逻辑高电平，并且驱动数据DRV具有逻辑高电平，则局部线驱动电路52可以将第一局部线LIO1驱动至逻辑低电平。局部线驱动电路52可以被配置成接收电源电压VDD。

第二逻辑电路53可以对反相锁存数据LATB和写入预充电信号LIOPCG执行与运算，并且可以输出与运算的结果。如果写入预充电信号LIOPCG被使能成具有逻辑低电平，则第二逻辑电路53可以输出具有逻辑低电平的信号。如果写入预充电信号LIOPCG被禁止成具有逻辑高电平，则第二逻辑电路53可以缓冲并输出反相锁存数据LATB。

反相局部线驱动电路54可以接收第二逻辑电路53的输出信号以及反相驱动数据DRVB，以驱动第一反相局部线LIO1B。如果第二逻辑电路53的输出信号具有逻辑低电平，并且反相驱动数据DRVB具有逻辑低电平，则反相局部线驱动电路54可以将第一反相局部线LIO1B驱动至逻辑高电平。如果第二逻辑电路53的输出信号具有逻辑高电平，并且反相驱动数据DRVB具有逻辑高电平，则反相局部线驱动电路54可以将第一反相局部线LIO1B驱动至逻辑低电平。反相局部线驱动电路54可以被配置成接收电源电压VDD和接地电压VSS。

缓冲电路55可以缓冲写入预充电信号LIOPCG，以将缓冲的写入预充电信号供应至均衡电路56。

均衡电路56可以响应于缓冲的写入预充电信号LIOPCG来对第一局部线LIO1和第一反相局部线LIO1B预充电。例如，如果写入预充电信号LIOPCG被使能成具有逻辑低电平，则均衡电路56可以利用电源电压VDD来对第一局部线LIO1和第一反相局部线LIO1B预充电。响应于写入预充电信号LIOPCG而被预充电的第一局部线LIO1和第一反相局部线LIO1B的电压电平可以根据实施例而设定为不同。

参见图6，第一感测放大电路22可以包括：局部线感测放大电路61和全局线驱动电路62。

局部线感测放大电路61可以响应于第一读取使能信号IOSAEN<1>和读取预充电信号IOSAPCG，来感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据。读取预充电信号IOSAPCG可以在读取操作被执行之前被设定成使能，以及如果读取操作被执行则可以被设定成禁止。如果第一读取使能信号IOSAEN<1>被使能，而读取预充电信号IOSAPCG被禁止，则读取操作或者写入操作被执行，由此局部线感测放大电路61可以在读取操作或者写入操作期间感测和放大加载在第一局部线LIO1和第一反相局部线LIO1B上的数据。

全局线驱动电路62可以响应于第一读取使能信号IOSAEN<1>来接收第一局部线LIO1和第一反相局部线LIO1B上的数据，以驱动第一全局线GIO1。如果第一读取使能信号IOSAEN<1>被使能，具有逻辑高电平的数据经由第一局部线LIO1传输，以及具有逻辑低电平的数据经由第一反相局部线LIO1B传输，则全局线驱动电路62可以将第一全局线GIO1驱动至逻辑高电平。如果第一读取使能信号IOSAEN<1>被使能，具有逻辑低电平的数据经由第一局部线LIO1传输，以及具有逻辑高电平的数据经由第一反相局部线LIO1B传输，则全局线驱动电路62可以将第一全局线GIO1驱动至逻辑低电平。根据第一局部线LIO1和第一反相局部线LIO1B而驱动的第一全局线GIO1的逻辑电平可以根据实施例而设定为不同。

参见图7，局部线感测放大电路61可以包括：锁存电路71和预充电电路72。

锁存电路71可以响应于第一读取使能信号IOSAEN<1>来感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据。锁存电路71可以感测和放大第一局部线LIO1与第一反相局部线LIO1B之间的电压差。锁存电路71可以利用交叉耦接的锁存电路来实现。在一些实施例中，锁存电路71可以利用感测和放大第一局部线LIO1与第一反相局部线LIO1B之间的电压差的各种电路中的一种来实现。

预充电电路72可以响应于读取预充电信号IOSAPCG来利用电源电压VDD对第一局部线LIO1和第一反相局部线LIO1B预充电。预充电电路72可以响应于被使能成具有逻辑低电平的读取预充电信号IOSAPCG来利用电源电压VDD对第一局部线LIO1和第一反相局部线LIO1B预充电。预充电电路72可以响应于被禁止成具有逻辑高电平的读取预充电信号IOSAPCG来终止第一局部线LIO1和第一反相局部线LIO1B的预充电操作。锁存电路71可以被配置成接收电源电压VDD和接地电压VSS。

参见图8，第二数据I/O电路172可以包括第二写入驱动器81和第二感测放大电路82。

第二写入驱动器81可以响应于第二写入使能信号BWEN<2>，根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。例如，如果第二写入使能信号BWEN<2>被使能，并且具有逻辑高电平的数据经由第二全局线GIO2传输，则第二写入驱动器81可以将第二局部线LIO2驱动至逻辑高电平，并且可以将第二反相局部线LIO2B驱动至逻辑低电平。如果第二写入使能信号BWEN<2>被使能，并且具有逻辑低电平的数据经由第二全局线GIO2传输，则第二写入驱动器81可以将第二局部线LIO2驱动至逻辑低电平，并且可以将第二反相局部线LIO2B驱动至逻辑高电平。根据第二全局线GIO2的逻辑电平而驱动的第二局部线LIO2和第二反相局部线LIO2B上的数据的逻辑电平可以根据实施例而设定为不同。如果第二写入使能信号BWEN<2>被禁止，则第二写入驱动器81可以终止根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B的操作。除了I/O线和I/O信号之外，第二写入驱动器81可以具有与上述的第一写入驱动器21相同的配置。因而，下文将省略第二写入驱动器81的具体描述。

第二感测放大电路82可以响应于第二读取使能信号IOSAEN<2>来感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据，以及可以根据第二局部线LIO2和第二反相局部线LIO2B上的数据来驱动第二全局线GIO2。例如，如果在读取操作或者写入操作期间，包括在存储核心电路18中的存储单元(未示出)与第二局部线LIO2或者第二反相局部线LIO2B共享电荷，则第二感测放大电路82可以感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据。第二感测放大电路82可以接收第二局部线LIO2和第二反相局部线LIO2B上的数据，以驱动第二全部线GIO2。如果第二局部线LIO2上的数据被放大成具有逻辑高电平，而第二反相局部线LIO2B上的数据被放大成具有逻辑低电平，则第二感测放大电路82可以将第二全局线GIO2驱动至逻辑高电平。如果第二局部线LIO2上的数据被放大成具有逻辑低电平，而第二反相局部线LIO2B上的数据被放大成具有逻辑高电平，则第二感测放大电路82可以将第二全局线GIO2驱动至逻辑低电平。根据第二局部线LIO2和第二反相局部线LIO2B的逻辑电平而驱动的第二全局线GIO2上的数据的逻辑电平可以根据实施例而设定为不同。除了I/O线和I/O信号之外，第二感测放大电路82可以具有与上述的第一感测放大电路22相同的配置。因而，下文将省略第二感测放大电路82的具体描述。

图9为图示在执行写入操作、第一掩蔽写入操作、第二掩蔽写入操作和读取操作时产生或提供的各种信号之间的关系的时序图。

首先，如果在时间点T1与时间点T2之间的第一时间段TD1期间执行写入操作，则可以响应于被禁止成具有逻辑低电平的第一内部掩蔽信号IDM<1>来产生被使能成具有逻辑高电平的第一写入使能信号BWEN<1>和被禁止成具有逻辑低电平的第一读取使能信号IOSAEN<1>，以及可以响应于被禁止成具有逻辑低电平的第二内部掩蔽信号IDM<2>来产生被使能成具有逻辑高电平的第二写入使能信号BWEN<2>和被禁止成具有逻辑低电平的第二读取使能信号IOSAEN<2>。第一数据I/O电路171可以响应于被使能的第一写入使能信号BWEN<1>，根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B。第二数据I/O电路172可以响应于被使能的第二写入使能信号BWEN<2>，根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。

随后，如果在时间点T3与时间点T4之间的第二时间段TD2期间执行第一掩蔽写入操作，则可以响应于被禁止成具有逻辑低电平的第一内部掩蔽信号IDM<1>来产生被使能成具有逻辑高电平的第一写入使能信号BWEN<1>和被禁止成具有逻辑低电平的第一读取使能信号IOSAEN<1>，以及可以响应于被使能成具有逻辑高电平的第二内部掩蔽信号IDM<2>来产生被禁止成具有逻辑低电平的第二写入使能信号BWEN<2>和被使能成具有逻辑高电平的第二读取使能信号IOSAEN<2>。第一数据I/O电路171可以响应于被使能的第一写入使能信号BWEN<1>，根据第一全局线GIO1上的数据来驱动第一局部线LIO1和第一反相局部线LIO1B。第二数据I/O电路172可以响应于被使能的第二读取使能信号IOSAEN<2>来感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据。

随后，如果在时间点T5与时间点T6之间的第三时间段TD3期间执行第二掩蔽写入操作，则可以响应于被使能成具有逻辑高电平的第一内部掩蔽信号IDM<1>来产生被禁止成具有逻辑低电平的第一写入使能信号BWEN<1>和被使能成具有逻辑高电平的第一读取使能信号IOSAEN<1>，以及可以响应于被禁止成具有逻辑低电平的第二内部掩蔽信号IDM<2>来产生被使能成具有逻辑高电平的第二写入使能信号BWEN<2>和被禁止成具有逻辑低电平的第二读取使能信号IOSAEN<2>。第一数据I/O电路171可以响应于被使能的第一读取使能信号IOSAEN<1>来感测和放大第一局部线LIO1和第一反相局部线LIO1B上的数据。第二数据I/O电路172可以响应于被使能的第二写入使能信号BWEN<2>，根据第二全局线GIO2上的数据来驱动第二局部线LIO2和第二反相局部线LIO2B。

随后，如果在时间点T7与时间点T8之间的时间段TD4期间执行读取操作，则可以产生被使能的第一读取使能信号IOSAEN<1>和第二读取使能信号IOSAEN<2>。第一数据I/O电路171可以响应于被使能的第一读取使能信号IOSAEN<1>来感测和放大第一局部线LIO2和第一反相局部线LIO1B上的数据。第二数据I/O电路172可以响应于被使能的第二读取使能信号IOSAEN<2>来感测和放大第二局部线LIO2和第二反相局部线LIO2B上的数据。

如上所述，如果第一掩蔽写入操作被执行，则第一局部线LIO1和第一反相局部线LIO1B可以由第一数据I/O电路171来驱动，但是第二局部线LIO2和第二反相局部线LIO2B可以与位线耦接，以共享电荷。与位线耦接的位线感测放大器可以具有不充足的驱动能力来充分地感测和放大第二局部线和第二反相局部线上的数据。因此，在第一掩蔽写入操作期间，在读取操作使用的感测放大电路可以被强制地使能，以成功地感测和放大第二局部线和第二反相局部线上的数据，而没有任何错误。

参照图1至图9所述的第二半导体器件12或者半导体系统可以应用至电子系统，所述电子系统包括：存储系统、图形系统、计算系统、移动系统等。例如，参见图10，根据一个实施例的电子系统1000可以包括：数据储存器1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。

数据储存器1001可以根据从存储器控制器1002产生的控制信号，来储存从存储器控制器1002输出的数据，或者读取并输出储存的数据至存储器控制器1002。数据储存器1001可以包括图1中所示的第二半导体器件12。数据储存器1001可以包括非易失性存储器，非易失性存储器即使在其电源中断时也能保持储存的数据。非易失性存储器可以为快闪存储器(诸如，或非型快闪存储器或者与非型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等等。

存储器控制器1002可以经由I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码，以控制用于将数据输入至数据储存器1001或缓冲存储器1003的操作或者用于将储存在数据储存器1001或缓冲存储器1003中的数据输出的操作。存储器控制器1002可以包括图1中所示的第一半导体器件11。尽管图10图示了存储器控制器1002具有单个块，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存器1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存器1001输出的数据或者被输入至数据储存器1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取并输出储存的数据至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如，动态随机存取存储器(DRAM)、移动DRAM或者静态随机存取存储器(SRAM)。

I/O接口1004可以将存储器控制器1002物理地电连接至外部设备(即，主机)。因而，存储器控制器1002可以经由I/O接口1004从外部设备(即，主机)供应的控制信号和数据，并且可以将从存储器控制器1002产生的数据经由I/O接口1004输出至外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)以及集成驱动电子设备(IDE)的各种接口协议中的任意一种。

电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括：固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。