一种动态随机存储器的快速译码器的制作方法

本实用新型涉及动态随机存储器设计领域，特别涉及一种动态随机存储器的快速译码器结构。

背景技术：

动态随机存储器作为个人电脑和移动设备必不可少的组成单元，其性能影响着个人电脑和移动设备整个系统的性能。译码器是动态随机存储器的重要的组成部分，其延时在动态随机存储器总的访问延时中占了很大的比例。

传统的译码器结构如图1所示，包括正锁存器、正锁存器复制电路、失效地址比较器、失效地址比较器复制电路、预译码器、冗余预译码器、冗余列选线驱动器和列选线驱动器。

列时钟CAS连接正锁存器的输入和正锁存器复制电路的输入。列地址CADD连接正锁存器的输入。正锁存器输出列锁存地址CAQ给失效地址比较器的输入以及预译码器的输入。正锁存器复制电路输出延时列时钟CASX给失效地址比较器复制电路的输入。失效地址比较器复制电路输出列选线使能CSLE给冗余预译码器。

失效地址比较器输出失效地址命中HIT给预译码器的输入和冗余预译码器的输入。预译码器输出预译码YP给冗余预译码器的输入和列选线驱动器的输入。冗余预译码器输出冗余列选线使能FSCSLE和冗余预译码CDRV给冗余列选驱动器，冗余列选驱动器输出冗余列选线SCSL；冗余预译码器输出冗余预译码CDRV给列选择驱动器。

列选线驱动器输出列选线CSL。

该译码器的工作原理如下。当动态随机存储器的译码器激活列选线时的波形如图2所示。列地址CADD在列时钟CAS的上升沿之前有效，建立时间为ts_cadd。在列时钟CAS由低变高时，列地址CADD由正锁存器锁存，经过锁存器的传播延时td_latch，产生锁存列地址CAQ。同时，列时钟经过正锁存器复制电路产生列延时时钟CASX。锁存列地址CAQ和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit,产生失效地址命中HIT。图2中，由于译码器激活的是列选线，因而没有命中失效地址，即HIT无效。同时，锁存列地址CAQ由预译码器译码，产生预译码YP。由于失效地址命中HIT无效，即访问列选线，因而预译码YP有效。同时，延时列时钟CASX由失效地址比较器复制电路产生列选线使能CSLE。失效地址命中HIT在列选线使能CSLE上升沿之前有效，建立时间为ts_hit。失效地址命中HIT、预译码YP、列选线使能CSLE由冗余预译码器，经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE。冗余预译码CDRV包含预译码信息和冗余预译码信息。由于失效地址命中HIT无效，即访问列选线，因而冗余列选线使能FSCSLE无效。冗余预译码CDRV和预译码YP由列选线驱动器，经过列选线驱动器延时td_csldrv，译码产生列选线CSL。由于冗余列选线使能FSCSLE无效，因而冗余列选线驱动未被激活，冗余列选线SCSL无效。

当动态随机存储器的译码器激活冗余列选线时的波形如图3所示。列地址CADD在列时钟CAS的上升沿之前有效，建立时间为ts_cadd。在列时钟CAS由低变高时，列地址CADD由正锁存器锁存，经过锁存器的传播延时td_latch，产生锁存列地址CAQ。同时，列时钟经过正锁存器复制电路产生列延时时钟CASX。锁存列地址CAQ和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，产生失效地址命中HIT。图3中，由于译码器激活的是冗余列选线，因而命中失效地址，即HIT有效。同时，锁存列地址CAQ由预译码器译码，产生预译码YP。由于失效地址命中HIT有效，即访问冗余列选线，因而预译码YP无效。同时，延时列时钟CASX由失效地址比较器复制电路产生列选线使能CSLE。失效地址命中HIT在列选线使能CSLE上升沿之前有效，建立时间为ts_hit。失效地址命中HIT、预译码YP、列选线使能CSLE由冗余预译码器，经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE。冗余预译码CDRV包含预译码信息和冗余预译码信息。由于失效地址命中HIT有效，即访问冗余列选线，因而冗余列选线使能FSCSLE有效。冗余预译码CDRV和冗余列选线使能FSCSLE由冗余列选线驱动器，经过冗余列选线驱动器延时td_csldrv，译码产生冗余列选线SCSL。由于预译码YP无效，因而列选线驱动未被激活，列选线CSL无效。

对于传统的译码器结构，列地址CADD必须等待列时钟CAS。当列时钟CAS到来时，即列时钟CAS由低变高，列地址CADD经过锁存器锁存产生锁存列地址CAQ。由CAQ经过预译码器译码得到预译码YP，同时CAQ和失效地址比较产生失效地址命中HIT。当列地址CADD和列时钟CAS之间的建立时间ts_cadd很大时，列地址CADD必须等待很长的时间才能开始与失效地址比较和预译码。列地址CADD和列时钟CAS之间的建立时间ts_cadd被浪费了，对于加快列选线CSL译码没有帮助。

技术实现要素：

为了解决现有的译码器列地址CADD和列时钟CAS之间的建立时间ts_cadd太长，预译码和失效地址比较等待时间过长，降低了列选线CSL译码速度的技术问题，本实用新型提供一种动态随机存储器的快速译码器。

本实用新型的技术解决方案：

一种动态随机存储器的快速译码器，包括预译码器、失效地址比较器、冗余预译码器、正锁存复制电路、冗余列选线驱动器和列选线驱动器，还包括延时单元、正锁存器一和正锁存器二；

列时钟CAS经过延时单元后输出延时列时钟CASD，延时列时钟CASD分别输入至正锁存器复制电路的输入端、正锁存器一的一个输入端以及正锁存器二的一个输入端，正锁存器复制电路输出列选线使能CSLE给冗余预译码器的第一个输入端；

列地址CADD经过失效地址比较器输出失效地址命中HIT给正锁存器一的另一个输入端和预译码器的一个输入端，列地址CADD经过预译码器输出预译码YP给正锁存器二的另一个输入端，正锁存器一输出锁存失效地址命中HITX给冗余预译码器的第二个输入端，正锁存器二输出锁存预译码YPX分别给冗余译码器的第三个输入端和列选择驱动器的一个输入端；

冗余预译码器输出冗余预译码CDRV给冗余列选线驱动器的一个输入端和列选线驱动器的另一个输入端，冗余预译码器输出冗余列选线使能FSCSLE给冗余列选线驱动器的另一个输入端；

冗余列选线驱动器输出冗余列选线SCSL；列选线驱动器输出列选线CSL。

一种动态随机存储器的译码方法，包括以下步骤：

1)列时钟CAS为低且经过延时单元延时td_cas，产生延时列时钟CASD，延时列时钟CASD为低；

2)建立失效地址命中HIT以及对列地址CADD进行预译码：

2.1)建立失效地址命中HIT：

列时钟CAS为低时，列地址CADD有效；列地址CADD和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，且在延时列时钟CASD的上升沿到来之前建立失效地址命中HIT，建立时间为ts_hit2

同时2.2)列时钟CAS为低时，列地址CADD有效，列地址CADD经过预译码器译码生成预译码YP；

3)延时列时钟CASD由低变高时，生成锁存失效地址命中HITX、锁存预译码YPX和列选线使能CSLE：

3.1)生成锁存失效地址命中HITX、锁存预译码YPX：

在延时列时钟CASD由低变高时，失效地址命中HIT由正锁存器一锁存，经过正锁存器延时td_latch，后产生锁存失效地址命中HITX；预译码YP由正锁存器二锁存，经过正锁存器二延时td_latch后产生锁存预译码YPX；

同时3.2)延时列时钟CASD经过正锁存器复制电路产生列选线使能CSLE，列选线使能CSLE为低；

若失效地址命中HIT有效，则访问冗余列选线SCSL，执行步骤4)-5)；

若失效地址命中HIT无效，则访问列选线CSL，执行步骤6)-7)；

4)列选线使能CSLE由低变高时，锁存失效地址命中HITX、锁存预译码YPX、列选线使能CSLE经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE，冗余列选线使能FSCSLE有效；

5)冗余预译码CDRV和冗余列选线使能FSCSLE经过冗余列选线驱动器延时td_csldrv，产生有效的冗余列选线SCSL；同时列选线CSL无效；

6)列选线使能CSLE由低变高时，锁存失效地址命中HITX、锁存预译码YPX、列选线使能CSLE经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE，冗余列选线使能FSCSLE无效；

7)冗余预译码CDRV和锁存预译码YPX经过列选线驱动器延时td_csldrv，产生列选线CSL；同时冗余列选线SCSL无效。

本实用新型所具有的优点：

本实用新型的相比对于传统的译码器，最大的不同在于锁存器的位置不同。

在本实用新型中，列地址CADD不需要等待列时钟CAS的上升沿到来，直接进行失效地址比较和预译码。当失效地址命中HIT和预译码YP产生后，再由延时后的延时列时钟CASD，对失效地址命中HIT和预译码YP进行锁存。这样做的好处在于可以利用列地址CADD和列时钟CAS之间的建立时间ts_cadd来进行失效地址比较和预译码，从而减小译码时间。

附图说明

图1为传统的动态随机存储器的译码器结构；

图2为传统的动态随机存储器的译码器激活列选线的波形图；

图3为传统的动态随机存储器的译码器激活冗余列选线的波形图；

图4为本实用新型的一种动态随机存储器的快速译码器结构；

图5为本实用新型的一种动态随机存储器的快速译码激活列选线的器波形图；

图6为本实用新型的一种动态随机存储器的快速译码激活冗余列选线的器波形图。

具体实施方式

下面结合附图对本实用新型的实施方式做进一步描述。

本实用新型的一种动态随机存储器的快速译码器结构如图4所示，包括失效地址比较器、预译码器、延时单元、正锁存器一、正锁存器二、正锁存器复制电路、冗余预译码器、冗余列选线驱动器和列选线驱动器。

列时钟CAS连接延时单元的输入。列地址CADD连接失效地址比较器的输入，连接预译码器的输入。延时单元输出延时列时钟CASD给正锁存器复制电路的输入、正锁存器一的一个输入以及正锁存器二的一个输入。失效地址比较器输出失效地址命中HIT给正锁存器一的另一个输入。预译码器输出预译码YP给正锁存器二的另一个输入。正锁存器复制电路输出列选线使能CSLE给冗余预译码器的一个输入。正锁存器一输出锁存失效地址命中HITX给冗余预译码器的另一个输入。正锁存器二输出锁存预译码YPX给冗余预译码器的第三个输入以及列选线驱动器的一个输入。冗余预译码器输出冗余预译码CDRV给冗余列选驱动器的一个输入和列选线驱动器的一个输入。冗余预译码器输出冗余列选线使能FSCSLE给冗余列选线驱动器的输入。冗余列选线驱动器输出冗余列选线SCSL。列选线驱动器输出列选线CSL。

该译码器的工作原理如下。当动态随机存储器的译码器激活列选线时的波形如图5所示。列地址CADD在列时钟CAS的上升沿之前有效，建立时间为ts_cadd。当列地址CADD有效时，CADD和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，产生失效地址命中HIT。图5中，由于译码器激活的是列选线，因而没有命中失效地址，即HIT无效。同时，列地址CADD由预译码器译码，产生预译码YP。由于失效地址命中HIT无效，即访问列选线，因而预译码YP有效。同时，列时钟CAS经过延时单元延时td_cas，产生延时列时钟CASD。失效地址命中HIT在延时列时钟CASD的上升沿之前产生，建立时间为ts_hit2。在延时列时钟CASD由低变高时，失效地址命中HIT由正锁存器一锁存，经过正锁存器一延时td_latch后产生锁存失效地址命中HITX；预译码YP由正锁存器二锁存，经过正锁存器二延时td_latch后产生锁存预译码YPX。同时，延时列时钟CASD由正锁存器复制电路产生列选线使能CSLE。锁存失效地址命中HITX在列选线使能CSLE上升沿之前产生，建立时间为ts_hitx。锁存失效地址命中HITX、锁存预译码YPX、列选线使能CSLE经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE。冗余预译码CDRV包含预译码信息和冗余预译码信息。由于失效地址命中HIT无效，进而延时锁存失效地址命中HITX无效，即访问列选线，因而冗余列选线使能FSCSLE无效。冗余预译码CDRV和延时预译码YPX经过列选线驱动器延时td_csldrv，产生列选线CSL。由于冗余列选线使能FSCSLE无效，因而冗余列选线驱动未被激活，冗余列选线SCSL无效。

当动态随机存储器的译码器激活冗余列选线时的波形如图6所示。列地址CADD在列时钟CAS的上升沿之前有效，建立时间为ts_cadd。当列地址CADD有效时，列地址CADD和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，产生失效地址命中HIT。图6中，由于译码器激活的是冗余列选线，因而命中失效地址，即HIT有效。同时，列地址CADD由预译码器译码，产生预译码YP。由于失效地址命中HIT有效，即访问冗余列选线，因而预译码YP无效。同时，列时钟CAS经过延时单元延时td_cas，产生延时列时钟CASD。失效地址命中HIT在延时列时钟CASD的上升沿之前产生，建立时间为ts_hit2。在延时列时钟CASD由低变高时，失效地址命中HIT由正锁存器一锁存，经过正锁存器延时td_latch后产生锁存失效地址命中HITX；预译码YP由正锁存器二锁存，经过正锁存器二延时td_latch后产生锁存预译码YPX。同时，延时列时钟CASD经过正锁存器复制电路产生列选线使能CSLE。锁存失效地址命中HITX在列选线使能CSLE上升沿之前产生，建立时间为ts_hitx。锁存失效地址命中HITX、锁存预译码YPX、列选线使能CSLE经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE。冗余预译码CDRV包含预译码信息和冗余预译码信息。由于失效地址命中HIT有效，进而锁存失效地址命中HITX有效，即访问冗余列选线SCSL，因而冗余列选线使能FSCSLE有效。冗余预译码CDRV和冗余列选线使能FSCSLE由冗余列选线驱动器，经过冗余列选线驱动器延时td_csldrv，译码产生冗余列选线SCSL。由于预译码YP无效，进而锁存预译码YPX无效，因而列选线驱动未被激活，列选线CSL无效。

本实用新型的相比对于传统的译码器，最大的不同在于锁存器的位置不同。

对于传统的译码器，列地址CADD必须等待列时钟CAS。当列时钟CAS到来时，即列时钟CAS由低变高，列地址CADD经过锁存器锁存产生锁存列地址CAQ。由CAQ经过预译码器译码得到预译码YP，同时CAQ和失效地址比较产生失效地址命中HIT。当列地址CADD和列时钟CAS之间的建立时间ts_cadd很大时，列地址CADD必须等待很长的时间才能开始失效地址比较和预译码。列地址CADD和列时钟CAS之间的建立时间ts_cadd被浪费了，对于加快列选线CSL译码没有帮助。

而对于本实用新型，列地址CADD不需要等待列时钟CAS的上升沿到来，直接进行失效地址比较和预译码。当失效地址命中HIT和预译码YP产生后，再由延时后的延时列时钟CASD，对失效地址命中HIT和预译码YP进行锁存。这样做的好处在于可以利用列地址CADD和列时钟CAS之间的建立时间ts_cadd来进行失效地址比较和预译码，从而减小译码时间。对于传统的译码器结构，译码时间(从列时钟CAS的上升沿，到列选线CSL或冗余列选线SCSL的上升沿延时)为T1＝td_latch+td_hit+ts_hit+td_cdrv+td_csldrv；本实用新型的译码时间T2＝td_cas+td_latch+ts_hitx+td_cdrv+td_csldrv。T2-T1＝td_cas+td_latch+ts_hitx+td_cdrv+td_csldrv-(td_latch+td_hit+ts_hit+td_cdrv+td_csldrv)＝td_cas+ts_hitx-(td_hit+ts_hit)，由于ts_hitx＝ts_hit，T2-T1＝td_cas-td_hit。对于本实用新型的译码器，失效地址命中HIT和延时列时钟CASD之间必须有足够的建立时间，即ts_hit2>＝ts_latch,ts_latch为正锁存器的建立时间。而ts_hit2＝ts_cadd+td_cas-td_hit，所以，ts_cadd+td_cas-td_hit>＝ts_latch,td_cas>＝td_hit+ts_latch-ts_cadd,T2-T1>＝ts_latch-ts_cadd，即T1-T2<＝ts_cadd-ts_latch，即本实用新型相比于传统的译码结构，译码时间最多可减小ts_cadd-ts_latch。