阻变存储装置的制作方法

相关申请的交叉引用

本申请要求于2016年11月1日在韩国知识产权局提交的申请号为10-2016-0144586的韩国申请的优先权，其整体内容通过引用合并于此。

各种实施例总体而言可以涉及一种半导体集成装置，更具体地，涉及一种阻变存储装置。

背景技术：

阻变存储装置可以为通过改变数据储存材料层的电阻状态来将数据储存在布置于一对电极之间的数据储存材料层中的存储装置。

半导体制造商正生产高度集成的阻变存储装置，因此，用于操作阻变存储装置所需的电流量增加。

操作阻变存储装置的读取/写入电路可以设置在存储区的边沿上。相应地，当写入/读取操作被执行时，写入/读取操作时间需要从与读取/写入电路间隔较远的存储单元来读取和写入。

由于必须施加比实际工作电压更大的电压以将实际工作电压一直提供给这种存储单元，因此功耗可能增加。

技术实现要素：

在本公开的一个实施例中，一种阻变存储装置可以包括存储电路和多个单位输入/输出(i/o)电路。存储电路可以被划分成多个分区。多个单位i/o电路可以被提供给多个分区中的每个分区。每个i/o电路可以被设置在形成每个分区的地方。

在本公开的一个实施例中，一种阻变存储装置可以包括存储电路和多个单位输入/输出(i/o)电路。存储电路可以被划分成多个分区。多个单位i/o电路可以电耦接到相邻分区对。

下面在标题为“具体实施方式”的部分描述这些以及其他特征、方面和实施例。

附图说明

从结合附图的下面具体实施方式中将更清晰地理解本公开的主题的以上以及其他的方面、特征和优点，在附图中：

图1是图示根据本公开的一个实施例的阻变存储装置的示例的示图；

图2是图示根据本公开的一个实施例的分区和输入/输出(i/o)电路的示例的示图；

图3是图示根据本公开的一个实施例的单位i/o电路的示例的示图；

图4是解释根据本公开的一个实施例的阻变存储装置的操作的时序图；

图5是图示根据本公开的一个实施例的阻变存储装置的示例的示图；以及

图6至图10是图示根据本公开的一个实施例的阻变存储单元的示例的示图。

具体实施方式

将参照附图来更详细地描述本发明的各种实施例。附图是各种实施例(以及中间结构)的示意图。因此，可以预期因例如制造技术和/或容差而导致的来自示图的配置和形状的变化。因此，所描述的实施例不应当被解释为局限于本文中所图示的特定配置和形状，而可以包括不脱离所附权利要求中所限定的本发明的精神和范围的配置和形状上的偏差。

在本文中参照本发明的理想实施例的截面图和/或平面图来描述本发明。然而，本发明的实施例不应当被解释为限制本发明构思。虽然将示出和描述本发明的若干实施例，但是本领域普通技术人员将认识到，在不脱离本发明的原理和精神的情况下，可以在这些实施例中作出改变。

图1是图示根据一个实施例的阻变存储装置的示例的示图。

参考图1，根据一个实施例的阻变存储装置10可以包括存储电路110、i/o电路120、i/o感测放大器(iosa)130、焊盘140、行选择电路150、列选择电路160以及控制器170。

存储电路110可以被划分成集体称作“111”的多个分区111-0至111-(n-1)。分区111-0至111-(n-1)中的每个分区可以被划分成上子分区111-x1和下子分区111-x2(例如，x是从0到[n-1]的自然数)。

分区111-0至111-(n-1)可以包括布置在包括多个字线的字线组wlg0至wlg(n-1)与包括多个位线的位线组blg0至blg(n-1)的交叉点上的多个存储单元。

当分区111-0至111-(n-1)被划分成上子分区111-x1和下子分区111-x2时，字线组wlg0至wlg(n-1)中的每个可以被划分成包括至少一个字线的上字线组wlg01至wlg(n-1)1和包括至少一个字线的下字线组wlg02至wlg(n-1)2。

构成存储电路110的分区111-0至111-(n-1)中的每个分区的存储单元可以使用在储存数据方面使用的数据储存节点的可变电阻改变的存储单元来实现。存储单元的示例可以包括使用硫族化物合金的相变随机存取存储(pram)单元、使用隧穿磁阻(tmr)效应的磁性ram(mram)单元、使用过渡金属氧化物的阻变ram(reram)单元、聚合物ram单元、使用钙钛矿的ram单元、使用铁电式电容器的铁电式ram(fram)单元等，但是存储单元不限于此。

构成存储电路110的分区111-0至111-(n-1)的每个存储单元可以为每一个存储单元储存一比特数据的单电平单元(slc)或每一个存储单元储存两比特或更多比特数据的多电平单元(mlc)。

i/o电路120可以包括集体称作“121”的多个单位i/o电路121-0至121-(n-1)。

多个单位i/o电路121-0至121-(n-1)可以设置在分区111-0至111-(n-1)中。例如，多个单位i/o电路121-0至121-(n-1)中的每个可以被提供给多个分区111-0至111-(n-1)中的每个分区，且每个i/o电路121-0至121-(n-1)可以设置在形成每个分区111-0至111-(n-1)的地方。在一个实施例中，多个单位i/o电路121-0至121-(n-1)中的每个可以布置在每个分区111的上子分区111-x1与下子分区111-x2之间。

当分区111被划分成上子分区111-x1和下子分区111-x2时，从上子分区111-x1延伸到单位i/o电路121的位线组可以被称作上位线组blgx1，而从下子分区111-x2延伸到单位i/o电路121的位线组可以被称作下位线组blgx2。

读取或写入操作可以在特定分区111的i/o操作区段期间通过经由设置在特定分区111中的单位i/o电路121供应工作电压来执行。

与对所有分区111-0至111-(n-1)使用单个i/o电路的存储电路相比，存储电路110可以具有改进的读取/写入操作速度，因为对分区111-0至111-(n-1)的每个分区分别执行电源供应和读取/写入操作。当对所有分区111-0至111-(n-1)使用单个i/o电路时，具有比实际工作电压高的电平的电压被提供以将实际工作电压施加到位置距离i/o电路较远的分区。然而，如果将i/o电路121分别分配给每个分区111，则功耗可以减小。

多个单位i/o电路121-0至121-(n-1)可以经由局部i/o线对liot(b)共同耦接到i/o感测放大器130。

i/o感测放大器130可以将从多个单位i/o电路121-0至121-(n-1)读取的数据放大，以及经由全局i/o线gio将放大的数据提供给焊盘140。i/o感测放大器130可以将经由全局i/o线gio而从焊盘140提供的写入数据放大，以及将放大的写入数据提供给多个单位i/o电路121-0至121-(n-1)。

行选择电路150和列选择电路160可以为地址解码器，并且可以接收地址信号。行选择电路150可以接收要访问的存储单元的行地址(例如，字线地址)，以及经由控制器170的控制来将接收的字线地址解码。列选择电路160可以接收要访问的存储单元的列地址。例如，列选择电路160可以接收位线地址，以及响应于控制器170的控制信号而将接收的位线地址解码。

控制器170可以控制阻变存储装置10的总体操作，使得数据可以从外部设备(诸如主机装置(未示出))和阻变存储装置10接收和传输到外部设备(诸如主机装置(未示出))和阻变存储装置10。

在对存储电路110的读取操作和写入操作中，工作电压可以被施加给选中分区111的选中存储单元。由于为每个分区111分别提供单位i/o电路121，因此可以高速地对每个选中分区111执行读取操作和写入操作，同时消耗最小的功率。

图2是图示根据一个实施例的分区和i/o电路的示例的示图。

参考图2，根据一个实施例的分区111可以包括上子分区111-x1和下子分区111-x2。

上子分区111-x1可以包括耦接在至少一个上字线wl0至wl(i/2)-1(例如，上字线组)与多个位线bl(例如，上位线组blgx1)之间的多个存储单元。上位线组blgx1可以被细分成多个子位线组blg0至blg(j-1)。

类似地，下子分区111-x2可以包括耦接在至少一个下字线wl(i/2)至wl(i-1)(例如，下字线组)与多个位线bl(例如，下位线组blgx2)之间的多个存储单元。下位线组blgx2可以被细分成多个子位线组blg0至blg(j-1)。

布置在分区111x的上子分区111-x1与下子分区111-x2之间的单位i/o电路121-x可以包括第一选择电路123-1、第二选择电路123-2以及读取/写入电路125。

第一选择电路123-1可以包括耦接到从上子分区111-x1开始延伸的多个子位线组blg0至blg(j-1)的多个选择单元mux。选择单元mux中的每个选择单元可以响应于选择信号mux<((i/2)-1):0>和第一参考电压mux_vrefu而选择包括在对应的位线组blg0至blg(j-1)中的位线之一。

第二选择电路123-2可以包括耦接到从下子分区111-x2开始延伸的多个子位线组blg0至blg(j-1)的多个选择单元mux。选择单元mux中的每个选择单元可以响应于选择信号mux<(i-1):i/2>和第二参考电压mux_vrefd而选择包括在对应的位线组blg0至blg(j-1)中的位线之一。

选择单元mux可以为多路复用器，但是本公开不局限于此。

读取/写入电路125可以包括耦接在第一选择电路123-1与第二选择电路123-2之间的多个单位读取/写入电路wdsa。

单位读取/写入电路wdsa中的每个可以响应于第一写入命令pgmb、读取命令rdb、第二写入命令eraseb、均衡命令eqb、数据使能信号data_en以及感测放大器使能信号sa_en而将数据写入选中分区的选中存储单元中或者从选中分区的选中存储单元读取数据。

图3是图示根据一个实施例的i/o电路的示例的示图。

参考图3，根据一个实施例的单位i/o电路20可以包括第一选择电路210-1、第二选择电路210-2以及单位读取/写入电路220。

第一选择电路210-1可以选择从上子分区111-x1开始延伸的子位线组bl0至blk之一作为选择位线blt。第二选择单元210-2可以选择从下子分区111-x2开始延伸的子位线组bl0至blk之一作为互补位线blb。

单位读取/写入电路220可以耦接在选择位线blt与互补位线blb之间。

单位读取/写入电路220可以包括第一写入电压提供电路221、读取电压提供电路222、第二写入电压提供电路223、均衡电路224、驱动电路225以及放大电路226。

第一写入电压提供电路221可以响应于第一写入命令pgmb而将第一写入电压vpgm提供给放大单元226。

读取电压提供电路222可以响应于读取命令rdb而将读取电压vread提供给选择位线blt和互补位线blb。

第二写入电压提供电路223可以响应于第二写入命令eraseb而将第二写入电压verase提供给选择位线blt和互补位线blb。

均衡电路224可以响应于均衡命令eqb而将选择位线blt和互补位线blb均衡成预设电平的电压。

驱动电路225可以响应于数据使能信号data_en而将包括选择位线blt和互补位线blb的位线对与局部i/o线对liot/liotb电耦接或断开。

放大电路226可以响应于感测放大器使能信号saen来驱动，以及可以根据电源电压来放大施加到选择位线blt和互补位线blb的电压。

图4是解释根据一个实施例的阻变存储装置的操作的示例的时序图。

在第二写入操作erase、第一写入操作program以及读取操作read(数据＝1或0)中，特定分区的特定字线wl可以经由行选择电路150而被选中。上位线组之一可以经由施加到第一选择电路(mux)210-1的选择信号mux而被选中为选择位线blt，而下位线组之一可以经由施加到第二选择电路(mux)210-2的选择信号mux而被选中为互补位线blb。

预设电平的第一参考电压mux_vrefu和预设电平的第二参考电压mux_vrefd可以被施加到第一选择电路(mux)210-1和第二选择电路(mux)210-2。

在第二写入操作erase中，第二写入命令eraseb可以被使能，而选择位线blt的电势和互补位线blb的电势可以被提升至第二写入电压verase，从而第二数据可以被写入选中存储单元中。在第二写入操作中，放大电路226可以处于禁止状态。

当在第二写入操作中大量存储单元被同时访问时，第二写入操作可能变得不稳定，因为功耗可能达到其峰值。

在一个实施例中，可以通过顺序地使能提供给第一选择电路(mux)210-1和第二选择电路(mux)210-2的多比特选择信号mux来对多个位线组顺序地执行第二写入操作。

在第二写入电压verase经由单位i/o电路121和20而被连续地供应的同时，可以对耦接到多个位线组的存储单元执行第二写入操作。相应地，可以避免不期望的功耗，以及可以维持稳定的第二写入操作。

甚至当上子分区111-x1和下子分区111-x2被配置成包括多个字线时，也可以通过顺序地使能多比特选择信号mux以及通过仅改变针对字线的电压条件来重复地执行第二写入操作。

在第一写入操作program中，具有读取电压vread的电平的第一数据可以通过使能读取命令rdb而被设置在放大电路226的输出端子处。放大电路226的输出端子的电势可以通过禁止读取命令rdb和使能第二写入命令pgmb而被提升至第一写入电压vpgm的电平。相应地，第一数据的电压电平可以被提升至第一写入电压vpgm的电平。被提升至第一写入电压vpgm的电平的第一数据可以被写入选中存储单元中。

在读取操作read中，选择位线blt和互补位线blb可以首先用读取电压vread来预充电，然后可以浮置。相应地，电流可以流经存储单元，而当读取命令rdb和感测放大器使能信号saen在经过固定时间之后被使能时，数据可以使用选择位线blt与互补位线blb之间的电势差来放大。无论写入存储单元中的数据的电平(逻辑高电平或逻辑低电平)如何，都可以同样地执行读取操作。

图5是图示根据一个实施例的阻变存储装置的示例的示图。

根据实施例的阻变存储装置可以包括存储电路110-1和i/o电路120-1。

存储电路110-1可以被划分成可以集体称作113的多个分区113-0至113-(n-1)。分区113-0至113-(n-1)中的每个分区可以包括例如布置在包括多个字线的字线组与包括多个位线的位线组的交叉处的多个存储单元。

i/o电路120-1可以包括可以集体称作“123”的多个单位i/o电路123-0至123-(n/2)。

单位i/o电路123-0至123-(n/2)中的每个单位i/o电路可以布置在相邻的分区113之间，且每个分区113可以耦接到一个单位i/o电路123。

单位i/o电路123可以与图2和图3中所示的单位i/o电路121和20具有相同的配置。

在针对特定分区113的i/o操作区段期间，工作电压可以经由设置在一对分区113之间的单位i/o电路123来供应，而读取操作或写入操作可以被执行。

在图5中所示的阻变存储装置中，单位i/o电路123的尺寸可以被最小化，从而阻变存储装置的尺寸可以进一步被小型化。

图5仅图示了阻变存储装置的存储电路110-1和i/o电路120-1。其他外围电路(例如，i/o感测放大器、焊盘、列选择电路、行选择电路、控制器等)可以以类似于图1中提供的其他外围电路的方式而被提供。

图6至图10是图示根据实施例的阻变存储单元的示图。

图6图示了包括作为储存节点sn1而被布置在一对配线(wring)之间的可变电阻器的存储单元mc-1的示例。

图7图示了包括电耦接在一对配线之间的储存节点sn2以及作为访问元件的二极管d的存储单元mc-2的示例。在一个实施例中，二极管d可以在垂直沟道晶体管与水平沟道晶体管之间来选择。

图8图示了包括储存节点sn3以及作为访问元件的双向二极管bd的存储单元mc-3的示例。

图9图示了包括电耦接在一对配线之间的储存节点sn4以及作为访问元件的双向阈值开关器件ots的存储单元mc-4的示例。

图10图示了包括电耦接在一对配线之间的储存节点sn5以及作为访问元件的晶体管tr的存储单元mc-5的示例。在一个实施例中，晶体管tr可以为诸如垂直沟道晶体管的mos晶体管。

图6至图10中的储存节点sn1至sn5可以由根据施加的电流量而改变其电阻值的材料形成。一对配线可以包括字线和位线。

当为了读取或写入操作而访问构成存储电路110的存储单元mc时，由于为每个分区设置了电源供给电路，因此稳定的工作电压可以被均匀地施加到分区。

本发明的上述实施例意在说明本发明而非限制本发明。各种替代和等价是可能的。本发明不受本文中所描述的实施例的限制。本发明也不局限于任何特定类型的半导体器件。基于本公开的其他添加、删减或修改是明显的，且意在落入所附权利要求的范围之内。