专利名称：在半导体存储器件中控制自更新周期的电路的制作方法
技术领域：
本发明涉及一种半导体存储器件，特别涉及用于在半导体存储器件中确定自更新操作周期的控制自更新周期的电路。
一般讲，在存储器件处于备用状态期间，该自更新操作应当连续进行，该存储器件需要对存储在DRAM器件的存储单元中的数据进行更新操作(DRAM动态随机存取存储器)，用于这样一个目的的更新操作被称为“自更新”。近来，由于存储器件的电源电压较低，因而使得在其中的电流消耗量必须降低。相应地，自更新操作应当用最小的电流消耗来完成。为降低用于自更新操作的电流消耗，只要能满足在存储器件中的存储单元的数据保存时间，总是希望用最长的周期进行自更新操作。事实上，用于自更新操作的能够设置自更新周期达到最佳水平的周期控制电路已被广泛应用。在测量存储器件的存储单元中数据保存时间之后，在从一作为主时钟的定时器中输出的若干脉冲串中选择一满足数据保留时间的具有最长周期脉冲串来确定该自更新操作周期。这样一种技术的最佳实施详细披露在申请号为93-10315的由同一申请人申请的韩国专利申请中。
通常，存储单元的数据保存能力和电源电压的电平和环境温度密切相关，就是说，如果电源电压较低或如果环境温度上升，则存储单元的数据保存能力将降低。当电源电压低时，自更新操作将更频繁地进行。当环境温度升高时，自更新操作将更频繁地进行。用于控制相应于环境温度的变化而可变化的自更新周期的周期控制电路披露在1993出版，名为“SYMPOSIUM ON VLSI CIRCUITSDIGEST OF TECHNICAL PAPERS”的刊物的43至44页中。根据这种技术，利用相互之间具有不同阻—温系数的多晶硅电阻器和阱电阻器(Well resistor)以及能够检测出多晶硅电阻器和阱电阻器之间产生的电压差的一差动放大器去检测环境温度的变化。而且，根据上述事实，选择定时器输出的适应环境温度等级的预定的不同周期的脉冲串中的一脉冲串去控制自更新操作周期。
然而，即使通常的自更新控制电路能够根据存储器件的环境温度控制自更新操作周期，但该电路不能根据被提供给该存储器件的电源电压的变化来控制该自更新操作周期。
另外，通常的自更新周期控制电路存在的问题是获得近似于存储单元的数据保持时间的周期的主时钟是困难的。也就是，通常的定时电路利用对来自一振荡器的输出进行分频产生若干互相之间具有不同周期的(例如，2μS，4μS，…128μS，256μS)脉冲串之后，该定时电路选择该脉中串中的一个作为该自更新主时钟。因为每个脉冲串都具有该分频的特性，所以该定时电路不能选择在任一周期和一下周期之间(例如，在128μS和256μS之间)具有一适宜的周期的一特定脉冲串作为主时钟。而且，为形成具有适宜周期的脉冲串，即使能够选择出这样一个特定周期作为主时钟，那么在通常技术中也需要另一个复杂的定时电路。
从而本发明的一个目的是提供一种在半导体存储器件中用于自更新操作的周期控制电路，它利用最佳的自更新操作周期降低电流消耗。
本发明的另一个目的是提供一种在半导体存储器件中用于自更新操作的周期控制电路，其中自更新操作周期相应于该存储器件的环境温度和提供给其中的电源电压的变化而自动地改变。
本发明还有另一个目的是提供一种在半导体存储器件中用于自更新操作的周期控制电路，它能使该自更新操作周期为最佳，使之接近于该存储单元的数据保存时间。
为实现这些目的，本发明披露的用于自更新操作的周期控制电路包括用于响应一外部控制信号输出一预定周期的脉冲串的脉冲发生装置，用于通过对从脉冲发生装置输出的脉冲串进行分频而输出相互之间具有不同周期的若干脉冲串的分频装置；至少一个用来通过检测达到一预定水平的所述存储装置的环境温度而输出温度检测信号的温度检测装置；至少一个用来通过检测加到达到一预定电平的所述存储装置的电源电压而输出电压检测信号的电压检测装置；用来通过对来自所述分频装置输出的所述脉冲串进行组合而输出若干组合脉冲串的组合脉冲串发生装置；和通过根据所述电压检测信号和所述温度控制信号而选择所述组合脉冲串中的一个的用来输出一自更新主时钟的脉冲选择装置。
本发明的上述目的和其它目的、优点和特点将随着连同其中附图的详细描述将更加明了。
图1是相应于本发明的用于自更新操作的一周期控制电路的方框图；图2是图1中所述一CBR模式检测器的详细电路；图3包括了图3A和3B，图3A是图1中一电压检测器的详细电路，和图3B是图1中温度检测器的详细电路；
图4包括了图4A至图4c，图4A是图1中脉冲选择器的详细电路，图4B是图1中自更新信号发生器的详细电路，图4c是图1中主时钟发生器的详细电路；图5是图1中自更新使能信号发生器的详细电路；图6是图l中复位信号发生器的详细电路；图7是图1的操作时序图。
在以下描述中，每个详细电路、特定数据、脉冲串数量和每个脉冲串周期都是用于为了更好地理解本发明的实施例。然而，一个本技术领域的技术人员能够明确理解本发明而不用详细披露各种元件的细节。
本发明使用的“存储单元”这一术语意味着包含一个晶体管和一个电容器的已知的动态存储单元。
而且，阱电阻表示在半导体基片上形成的一阱区域的一薄层电阻，还有一多晶硅电阻表示在半导体基片上形成的多晶硅负载的薄层电阻。
参考图1，相应于本发明的一自更新周期控制电路包括CBR型(RAS型之前的CAS)检测电路10，它用于输出一定时器驱动信号 Tmon，以响应该反相行地址选通脉冲信号RAS和一反相列地址选通脉冲信号CAS而启动该定时器；脉冲串发生电路12，它用于输出响应于定时器驱动信号 Tmon的相互具有不同周期的若干脉冲串QO—QN；一温度和电压检测电路14，它用于通过检测该存储器件的环境温度达到一预定程度而输出一温度检测信号 Tdet，和通过检测施加给存储器件的电源电压达到一预定电平而输出一电压检测信号 Vdet；一主时钟发生电路16，它用于利用组合来自脉冲串发生电路12的脉冲串而产生该新周期的组合脉冲串并输出该新周期的组合脉冲串中的任何一个作为该自更新操作的一主时钟信号 Rd；一自更新使能信号发生器18，它用于输出一自更新使能信号 Sre以允许在定时器驱动信号 Tmon被触发之后主时钟信号 Rd产生一预定时间的延迟；和一复位信号发生器20，它用于在一预定条件下输出一复位信号 Reset。
图2至图6是包含在图1中每个单元的详细电路。
参见图2，该CBR型检测电路10包括具有5个串联连接的反相器并接收该反相行地址选通脉冲信号RAS和输出该信号 R的- R发生器30；具有5个串联连接的反相器并接收该反相列地址选通脉冲信号CAS和输出该信号 C的一 C发生器32；和一定时器驱动信号发生器34，它的两个与非门102和104分别接收该信号 R和 C作为相应的第一输入信号并接收交互的输出信号作为第二输入信号，一与非门106接收信号 R作为第一输入并接收与非门102的输出信号作为第二输入，和一反相器108通过反相该与非门106的输出信号而用来输出该定时器驱动信号 Tmon。在图2中，假如在信号CAS达到低电平之后该信号RAS达到逻辑低电平(下文中简称“低电平”)，则该定时器驱动信号 Tmon作为逻辑高电平(下文中简称“高电平”)输出而同时信号CAS和RAS被保持在低电平。
用于输出若干相互具有不同周期的频率脉冲串QO-QN的脉冲串发生电路12包含有一定时器36和一分频器38。
定时器36用于输出脉冲串 OSC，该定时器36由来自该定时器驱动信号发生器34的该定时器驱动信号 Tmon的输出所控制，并利用一电流镜型环形振荡器，它能使工作电压和环境温度的影响降到最小。该电流镜型环形振荡器详细电路图和工作特性披露在1987年出版的名为“SYMPOSIUM ON VLSI CIRCUITS DIGEST OFTECHNICAL PAPERS”刊物的第45、46页中。
进而，接收来自定时器36的脉冲串信号 OSC的输出并输出若干相互具有不同周期的脉冲串QO-QN的该分频器38使用一典型的脉动计数器，该脉动计数器是该领域的技术人员所熟知的。因而，脉冲串QO的周期是 OSC周期的两倍长，并且脉冲串Q1的周期也是脉冲串QO的周期两倍长。最后，具有最长周期的脉冲串QN的周期是 OSC周期的2N＋1倍长。
参见图3A，电压检测器40包括一电压电平检测器110，一输出级112和一检测控制器114。当施加给存储器件的电源电压高于预定检测电压Vref时，该电压电平检测器110输出该高电平的电压检测信号。这里，由于电压电平检测器110的操作在技术上是熟知的。因此，在本发明的详细描述中，这种解释将被省略。输出级112包括一CMOS传输门120用于传输电压电平检测器110的输出信号，一锁存器122用于暂时存贮CMOS传输门120的输出，和反相器124用于通过对锁存器122的输出反相以便输出电压检测信号 Vdet。检测控制器114包括一与非门118用于接收定时驱动信号 Tmon和一自更新信号Srfhp(这将在图4中详细解释)，和一反相器116用于反相与非门118的输出信号。该反相器116的输出信号和反相器116的输出的反相输出信号分别控制CMOS传输门120的-N沟道门和-P沟道门。因而，当定时器驱动信号 Tmon和自更新信号Srfhp被保持在高电平时，该CMOS传输门120导通，以便于该电压电平检测器110的输出信号被传送到该输出级112。
在图3A中，如果电源电压Vcc高于该检测电压Vref，则电压电平检测器110输出一高电平信号，以便当该检测控制器114的输出被置为高电平时，该高电平的信号 Vdet输出到该输出级112。另一方面，如电源电压Vcc低于检测电压Vrdf，则电压电平检测器110输出一低电平信号，以便当该检测控制器114的输出信号被置为高电平时该低电平的信号 Vdet被输出到该输出级112。因而，无论施加给存储器件的电源电压是低于一预定的检测电压Vref或不是，都能被检测。
下面参见图3B，温度检测器42包括两个与非门126和128，用于经由四个串联连接的反相器UI1-UI4和LI1-LI4接收各自作为第一输入信号的自更新信号Srfhp和用于接收交互的输出信号作为各自的第二输入信号；一缓冲级130用于接收该与非门126的输出信号；一输出级112用于接收该缓冲级130的输出信号并用于输出该温度检测信号 Tdet到该输出结点；以及检测控制器114用于控制该检测操作，有选择地防止该缓冲级130的输出信号传送到该输出级112。由于输出级112和检测控制器114同图3A是一样的，所以用相同序号表示，以便在此省略解释。传送自更新信号Srfhp到与非门126的该第一输入信号的该四个串联连接的反相器UI1-UI4中的反相器UI1和UI3经由电阻器RW1和RW3分别被连接到地电压端Vss，而另外的反相器LI2和LI4分别经由电阻器RW2和RW4被连接到电源电压端Vcc。进而，传送自更新信号Srfhp到与非门128的该第一输入信号的四个串联连接的反相器LI1-LI4中的反相器LI1和LI3分别经由电阻器RP1和RP3被连接到地电压端Vss，而反相器LI2和LI4分别经由电阻器RP2和RP4被连接到电源电压端Vcc，该电阻器RW1-RW4是阱电阻器(Well resistor)和电阻器RP1-RP4是多晶硅电阻器。
在下文中，该UI1-UI4被称为第一反相器组和该LI1-LI4被称为第二反相器组，以便容易说明本发明的该实施例。
通常，在该技术领域是熟知的，阱电阻器和多晶硅电阻器互相之间具有不同的温度-电阻系数，发明人在同一硅基片上构成了阱电阻器和多晶硅电阻器，发明人通过对相应的薄层电阻的测量得出的结果列于表1表1<
>如表1所示，相应于环境温度的电阻变化率阱电阻高于多晶硅电阻。
在图3B中，被形成的阱电阻器RW1-RW4和多晶硅电阻器RP1-RP4在所要求的检测温度内具有相同的电阻，该阱电阻RW1-RW4相应于环境温度的变化率高于多晶硅电阻器RP1-RP4的变化率，这就使该第一反相器组和第二反相器组之间产生的时间延迟不同。如果环境温度高于检测温度，则阱电阻器RW1-RW4的电阻高于多晶硅电阻器RP1-RP4的电阻，从而第一反相器组的时间延迟长于第二反相器组的时间延迟，因而，当自更新信号Srfhp成为“高”电平时，与非门128的输出信号达到“高”电平要早于与非门126的输出信号，以致使与非门126的输出信号被锁在“高”电平，这样就产生了“高”电平的该温度检测信号 Tdet。相反地，如果环境温度低于检测温度，则阱电阻器RW1-RW4的电阻低于多晶硅电阻器RP1-RP4的电阻，从而，第一反相器组的时间延迟短于第二反相器组的时间延迟。因而，当自更新信号Srfhp成为“高”电平时，该与非门126的输出信号达到“低”电平要早于与非门128的输出信号，以致使与非门126的输出信号被锁在“低”电平，这样就产生了“低”电平的温度检测信号 Tdet。这样，无论存储器件的环境温度是高于一预定的检测温度或不是，都能被检测。
参见图4A，该脉冲选择器44包括与非门132-146，160和或门148-158。与非门132接收该反相的电压检测信号 Vdet和该反相的温度检测信号 Tdet，与非门134接收电压检测信号 Vdet和反相的温度检测信号 Tdet，与非门136接收反相的电压检测信号 Vdet和温度检测信号 Tdet，和与非门138接收电压检测信号 Vdet和温度检测信号 Tdet，与非门140接收脉冲串Q3和Q5，与非门142接收脉冲器Q3和Q6，与非门144接收脉冲串Q2和Q5，和与非门146接收脉冲串Q0和Q6。或门148接收与非门132和140的输出信号，或非门150接收与非门134和142的输出信号，或非门152接收与非门136和144的输出信号，和或非门154接收与非门138和146的输出信号。或非门156接收或非门148和150的输出信号，或非门158接收或非门152和154的输出信号。与非门160接收或非门156和158的输出信号以输出一信号 Srp。
参见图4B，该自更新信号发生器46包括一或非门164，它接收信号 Srp作为第一输入和接收信号 Srp经由七个串联连接的反相器162进行反相和时间延迟后作为第二输入；和一反相器166接收或非门164的输出信号并输出该自更新信号Srfhp。利用反相器162的时间延迟必能与该存贮器件的随机读或写周期时间tRC相一致，这是可取的，这样，如果信号 Srp从“高”电平达到“低”电平，则该或非门164的输出信号在随机读或写周期tRC期间达到“高”电平。
参见图4C，该主时钟发生器48包括一反相器168用于接收一自更新使能信号 Sre，一与非门170用于接收反相器168的输出信号和信号 R，一或非门172用于接收反相器168的输出信号和信号Srfhp，一反相器174用于反相该或非门172的输出信号，一与非门176用于接收与非门170的输出信号和反相器174的输出信号，和一输出缓冲器178用于根据与非门176的输出信号输出该主时钟信号 Rd。在图4C中，当信号 R和信号 Sre被保持在“高”电平时，该主时钟信号 Rd变成该自更新信号Srfhp的反相信号。因此，由自更新使能信号 Sre来控制该主时钟信号 Rd的产生。
图5是图1所示的自更新使能信号发生器18的详细电路图。在进行到该CBR模式之后，该自更新使能信号在一预定时间间隔之后应当被使能。在图5中，虽然该定时器驱动信号 Tmon变为“高”电平，如果脉冲Qi未被使能到“高”电平，则该自更新使能信号 Sre被保持在“低”电平。其间，在这一状态下，如果该脉冲Qi被使能到“高”电平，则该信号 Sre被保持在“高”电平，同时信号 Tmon被保持在“高”电平。
图6是图1所示复位信号发生器20的详细电路图。复位信号发生器20包括一与非门200用于接收该自更新使能信号 Sre作为第一输入和接收经由一反相器198的自更新信号Srfhp作为第二输入，一与非门204用于接收该与非门200的输出信号作为第一输入和接收该与非门200的输出信号经由五个串联连接的反相器202的时间-延迟作为第二输入，一与非门206用于接收与非门204的输出信号和定时器驱动信号 Tmon，和一反相器208反相该与非门206的输出信号并输出该复位信号 ReSet。输入给与非门206的该定时器驱动信号 Tmon控制复位信号的产生。当定时器驱动信号 Tmon和信号 Sre被保持在“高”电平时，如果该自更新信号Srfhp成为“低”电平，则与非门200的输出信号变成“低”电平，以用于由反相器202延迟时间。该复位信号复位该分频器38。
图7所示是相应于本发明的电路时序图，现在参考图4至图7，将会对图1中的周期选择操作电路有更好的理解。
在以下描述中，为说明的缘故，假设所提供的来自定时器36的脉冲串 OSC的周期是2μSec并且脉冲串 OSC是由分频器38按顺序分频的，这样就产生具有如表2所述周期的分频的脉冲串Q0-Q7。进一步假设，用于一个更新周期的被更新过的总行数(即已被驱动过的字线数)是2，048，和对应于电压电平和温度等级的存储单元的数据保存时间如表3所述。在表3中，当施加给存储器件的电压低于一预定参考电平和存储器件的环境温度高于一预定的参考温度时(即存贮器件工作在最坏的工作条件下)，则该存储单元的数据保持时间是170mSec，以便在170mSec的数据保存时间内2，048行完全被更新。换言之，当施加给存储器件的电压高于该预定的参考电平和存储器件的环境温度是低于该预定的参考等级(即存储器件工作在最好的工作条件下)时，该存储单元的数据保存时间是340mSec，以便在340mSec的数据保存时间内该存储器件必须完全更新2，048行。
表2
现在将描述图1中自更新周期控制电路在表3中状况4的条件下的运行，其中分别来自电压检测器40的电压检测信号
Vdet是“高”电平和来自温度检测器42的温度检测信号
Tdet是“低”电平。
表3 回过来参见图1，如进入CBR模式，则定时驱动信号 Tmon变为“高”电平和相应地定时器36产生脉冲串 OSC。该分频器38对脉冲串 OSC进行分频，以产生提供给脉冲选择器44的脉冲串Q0-Q7。参见图5，在一预定的由时钟Qi所确的时间间隔，例如200μSec之后，当来自更新使能信号产生器18的自更新使能信号 Sre达到“高”电平时，在一时间t0处，该存储器件进入该自更新模式。在这一瞬间，如图2所示，对应于RAS信号被触发在“低”电平，该信号 R保持在高电平。其结果是，在自更新模式中，该信号 R、自更新使能信号 Sre和定时驱动信号 Tmon全都保持在“高”电平。
参见图4A，由于电压检测信号中 Vdet处于“高”电平和温度检测信号 Tdet处于“低”电平，仅与非门134的输出达到“低”电平和剩余的与非门132、136和138的输出全都处于“高”电平。相应地，由于只有来自接收脉冲串Q3和Q6的与非门142的组合脉冲串Q3＋Q6的输出是有效的，并且其它剩余的组合脉冲串全都被忽略，则来自与非门160的信号 Srp的输出成为该组合脉冲器Q3＋Q6。从而在t1和t2之间的一时刻该信号 Srp为“高”电平并且脉冲串Q3和Q6同时处于“高”电平。
在图4B中所示的在自更新信号发生器46处该信号 Srp被改变成自更新信号Srfhp。在图4B中，由于串联连接的反相器162的数量是奇数，(图4B中是7个)，则在t2和t3之间保持在“低”电平的并由反相器162延迟的该自更新信号Srfhp被发生在时间t2处，并在此时刻信号 Srp从“高”电平变为“低”电平。
参考图4C，由于信号 R和自更新使能信号 Sre全都被保持在“高”电平，则该主时钟发生器48反相该自更新信号Srfhp以产生该主时钟 Rd。
主时钟 Rd控制存储器件的RAS链，这在该技术领域是熟知的，并且，在主时钟控制下产生内部地址驱动选择2，048字线中的一个。这样一种操作被重复进行，以产生每个用于为更新整个存储单元的主时钟。
参见图6，由于自更新使能信号 Sre和定时器驱动信号 Tmon保持在“高”电平，则该具有“低”电平的复位信号 ReSet经由串联连接的反相器202延迟时间而发生在时间t3处，就在此时自更新信号Srfhp从“低”电平变为“高”电平。从而，相应地，在图1所示的分频器38被复位和从该分频器38输出的脉冲串Q0-Q7全部被初始化以产生具有如在t0时刻相同的状态的脉冲串。
只要该电压检测信号 Vdet和温度检测信号 Tdet分别处于“高”电平和“低”电平，则上述操作就重复执行。也就是，从时间t0到时间t3，脉冲串Q0-Q7、信号 Srp，自更新信号Srfhp和主时钟 Rd被连续产生，这样，主时钟 Rd的第二有效脉冲在时间t4被产生，重复进行该相同的操作。
用于将主时钟 Rd触发到“高”电平的时间t2和时间t3之间的时间间隔近似等于该存贮器件的随机读/写周期时间tRC。这样，当与总的更新操作时间比较时，这一时间间隔被忽略。相应地，时间t3和时间t4之间的时间间隔所确定的主时钟 Rd的周期近似等于组合脉冲串Q3＋Q6的周期(160μSec)。一预定的字线被更新之后，用于选定被更新字线中的一个的时间被更新，即更新周期时间是162×2，048＝327.7mSec。这样，该更新周期时间327.7mSec满足了存贮单元的数据保存时间340mSec。
在图3A的电压检测器40中，每次当自更新信号Srfhp从“低”电平变为“高”电平时，从检测控制器114产生该“高”电平，以便启动该输出级112的传输门120。该输出级112在当自更新信号从“低”电平变为“高”电平(即，当主时钟从“高”电平变为“低”电平)的时刻产生一新电压检测信号 Vdet。相类似，图3B的温度检测器42在当自更新信号Srfhp从“低”电平变为“高”电平的时刻产生一新温度检测信号。
相应地，图3A的电压检测器40和图3B的温度检测器42在该“高”电平触发之后当主时钟 Rd被稳定到“低”电平的时刻分别检测电源电压和环境温度。这样，在图4A的脉冲串选择器44中，所选定的与非门132，134，136和138中的一个对应于新电压检测信号 Vdet和新温度检测信号Tdet产生一“低”电平的输出信号，以使四种组合脉冲串中的一个被选择用于产生信号 Srp。
例如，在状况4条件下的操作过程中，如果电源电压保持恒定，而环境温度越来越增高，则电压检测信号 Vdet和温度检测信号 Tdet全都处于“高”电平，从而进入表3的状况3的条件。在状况3的条件下，在图4A的脉冲选择器44中，相应于检测信号，与非门138产生“低”电平和剩余的与非门132，134和136产生“高”电平，从而选择组合脉冲串Q0＋Q6，以产生信号 Srp。而且，主时钟 Rd的周期变成132μSec，该时间也是组合脉冲串Q0＋Q6的周期。这样，更新周期时间是132×2,048＝270.3mSec，从而在状况3的条件下满足280mSec的数据保存时间。
联系上述状况3、4的描述，也容易理解状况1、2条件下的操作。
如表3中所示，相应于本发明的自更新周期控制电路能够产生具有不同周期的组合脉冲串，以便使被产生的主时钟具有近似等于数据保存时间的周期，从而在备用状态期间防止了不必要的自更新操作，这样就降低了电流消耗。
进而，相应于本发明的自更新周期控制电路对应于电源电压和环境温度的变化自动地控制自更新周期，如此就可以使自更新操作最佳化。
在上述实施例中，自更新操作周期的是利用在图4A中所示的脉冲选择部件获得的。而相应于本发明的另外的实施例，响应于电压检测信号和温度检测信号，从分频器所提供的脉冲串中的任何一个都能被选择。
进而，响应于温度和电压的细微变化，利用电压检测部件和温度检测部件的变化数能够控制自更新操作的周期。
权利要求
1. 在一半导体存储器件中用于自更新操作的一周期控制电路包括响应一外部控制信号用于输出一预定周期的脉冲串的脉冲发生装置；对从所述脉冲发生装置输出的所述脉冲串进行分频以便输出相互具有不同周期的若干脉冲串的分频装置；通过检测所述存储器件的环境温度达到一预定等级而输出一温度检测信号的至少一个温度检测装置；通过检测加到所述存储器件的电源电压达到一预定电平而输出一电压检测信号的至少一个电压检测装置；通过选择响应于所述电压检测信号和所述温度检测信号的所述脉冲串中的一个而输出一自更新主时钟的脉冲选择装置。
2. 在一半导体存储器件中用于自更新操作的一周期控制电路包括响应一外部控制信号用于输出一预定周期的脉冲串的脉冲发生装置；通过对从所述脉冲发生装置输出的所述脉冲串进行分频以便输出相互具有不同周期的若干脉冲串的分频装置；通过检测所述存储器件的环境温度达到一预定等级而输出一温度检测信号的至少一温度检测装置；通过检测加到所述存储器件的电源电压达到一预定电平而输出一电压检测信号的至少一个电压检测装置；对从所述分频装置输出的所述脉冲串进行组合以便输出若干组合脉冲串的组合脉冲串发生装置；选择响应所述电压检测信号和温度检测信号的所述组合脉冲串中的一个用于输出一自更新主时钟的脉冲选择装置。
全文摘要
一电路控制在半导体器件中的一自更新的周期，该电路包括输出一预定周期的脉冲串的脉冲发生装置；输出不同周期的脉冲串的分频装置；输出一温度检测信号的至少一个温度检测装置；输出一电压检测信号的至少一电压检测装置；输出若干组合脉冲串的组合脉冲串发生装置；和输出自更新主时钟的脉冲选择装置。
文档编号G11C11/406GK1115102SQ9411598
公开日1996年1月17日 申请日期1994年7月14日 优先权日1993年7月14日
发明者车基元 申请人:三星电子株式会社