专利名称：带双行译码器的半导体存储器件的行冗余电路及方法
技术领域：
本发明涉及一种半导体存储器件，更具体地说，本发明涉及具有双行译码器的半导体存储器件的行冗余电路和方法。
半导体存储器件，例如动态RAM(随机存取存储器)比起存储器件，例如静态RAM或ROM(只读存储器)，在集成度方面以约快4倍的速度开发，64M(M＝2)和256M二进制位级的动态RAM正在开发，而且在不久的将来集成度还会进一步提高。为了赶上集成度的增加，应降低在有限的芯片里的各元件的尺寸并缩短各信号的线宽。电源电压的电压水平也变得更低。在制造过程中，很难同时满足这些条件和产生了要解决的问题。作为其中一个重要问题，由存储单元或字线耦合引起的缺陷有很大的可能性出现。这些缺陷与集成度成比例地增加，并导致产量下降。另一个问题存在于选择存储单元用的行译码器的排列。在动态RAM中，一个存储单元由一个存储电容和一个存取晶体管组成。因此，动态存储器中一个存储单元所占的面积比其他的存储器件的小。沿行和列的方向，即以矩阵形式有多个存储单元。这些存储单元由字线选择，多个存储单元沿字线的长度方向被连接到字线上。因此，选择字线用的一个行译码器，亦即一个字线驱动器必须配置在一条字线上。当存储单元的尺寸减小时，字线的宽度变窄，而字线驱动器所占的面积就更为增大。因此，随着动态RAM集成度的增加，行译码器的设计问题就成为制造工序中的难题。
为克服行译码器的排列问题，在建议的双行译码器的制造技术中，选择邻近字线的行译码器并不毗邻另一行译码器，假定选择第一字线用的第一行译码器位于一个单位存储单元阵列的左边，选择毗邻第一字线的第二字线用的第二行译码器在单位存储单元阵列的右边。这种排列降低了字线的线距，增加了组成字线驱动器的晶体管所占的面积，从而提高了集成度。
同时，在双行译码器技术中出现由存储单元或字线耦合的缺陷时，修复效率较低。同一芯片上的缺陷主要由于字线与字线耦合的短路现象产生的，当字线的线宽细小时，这个可能性就更大。
图1表示一行冗余结构，说明在双行译码器中修复缺陷的过程。图1的结构包括修复缺陷用的熔丝盒，本领域的技术人员熟知，修复缺陷的技术与熔丝盒中的具体熔丝是不是由使用熔丝盒的内部地址的译码而熔断有关。如图1所示，在同一芯片上的单元阵列区30中有多个存储单元阵列块，而且主存储单元阵列4A和备用存储单元阵列6A组成一个存储单元阵列2A。在这种情况下，假定备用行译码器12A包括备用字线26A和26B，而备用行译码器14A包括备用字线28A和28B。即假定，备用行译码器12A和14A各修复由主行译码器8A和10A各自选出的两个主字线的缺陷。假定连接到主行译码器8A的字线20A和20B彼此短路而产生缺陷，通过内部地址的译码，熔丝盒16A中的特定熔丝就熔断，以用连接到备用行译码器12A的备用字线26A和26B修复或置换有缺陷的主字线20A和20B。如果连接到主行译码器10A的主字线22A和22B彼此短路，就要通过内部地址的译码熔断熔丝盒18A中的特定熔丝，以连接到备用行译码器14A的备用字线28A和28B置换或修复缺陷。这样做，通过内部地址的译码连接到主行译码器8A的有缺陷的主字线就由连接到备用行译码器12A的备用字线修复，而连接到主行译码器10A的有缺陷的主字线由连接到备用行译码器14A的备用字线修复。这种工序被应用到其他存储单元阵列块。然而，如连接到主行译码器8A的主字线20A和20B，主字线24A和24B彼此短路，则只有一对有缺陷的字线是由备用字线26A和26B修复的，另一对有缺陷的字线就不能修复。换句话说，在使用双行译码器的常规半导体存储器件中，如果由主行译码器8A(或10A)所选择的主字线的缺陷在备用行译码器12A(或14A)中可能被置换的备用字线数量内出现，则即使其他备用行译码器14A(或12A)的备用字线的线数足够多，相应的主字线的缺陷也是可以加以修复的。如果同一芯片上众多字线中的任何一条的缺陷不加修复，由于同一芯片本身不能利用，制造厂商就损失掺重。此外，由于修复效率低，生产率就下降，芯片的可靠性变劣。
本发明的目的是要提供一种行冗余电路，以在使用双行译码器的半导体存储器件中，通过改进修复效率而增加芯片生产率。
本发明的另一个目的是要提供一种行冗余电路，以在使用双行解码器的半导体存储器件中，通过改进修复效率而保证芯片的可靠性。
本发明的又一个目的是要提供一种行冗余方法，以在使用双行译码器的半导体存储器件中，通过改进修复效率而增加芯片的生产率。
本发明的还有一个目的是要提供一种行冗余方法，以在使用双行解码器的半导体存储器件中，通过改进修复效率而保证芯片的可靠性。
本发明的再一个目的是要提供一种行冗余电路，以在使用双行译码器的半导体存储器件中，通过用连接到位于主行译码器另一侧的备用行译码器的备用字线代替连接到特定主行译码器的有缺陷的主字线，以便易于修复二或更多条有缺陷的主字线的缺陷。
本发明的再有一个目的是要提供一种行冗余方法，以在使用双行译码器的半导体存储器件中，通过用连接到位于主行译码器另一侧的备用行译码器的备用字线代替连接到具体主行译码器的有缺陷的主字线，以便易于修改二或更多条有缺陷的主字线的缺陷。
用一种包括位于特定存储单元阵列两侧的主行译码器的半导体存储器件，以选择在特定的存储单元阵列上形成的字线，就可以达到这些和其他目的。
本发明的半导体存储器件具有行冗余电路，用以灵活地修复缺陷，而和连接到位于一个存储单元阵列两侧的第一和第二行译码器的主字线中的有缺陷的特定字线无关。
根据本发明的一个方面，一种用于半导体存储器件的行冗余电路，该半导体存储器件具有一个存储单元阵列和在存储单元阵列两侧形成的第一和第二主行译码器以及第一和第二备用行译码器。该行冗余电路包括第一熔丝盒，用以接收地址，并在所接收地址中的有缺陷地址出现时熔断在有缺陷地址的输入通路上的熔丝，从而向第一备用行解码器提供输出信号；第二熔丝盒，用以接收地址，并在所接收地址中的有缺陷地址出现时熔断在有缺陷地址的输入通路上的熔丝，从而向第二备用行译码器提供输出信号；以及行冗余控制电路，用以接收第一和第二熔丝盒的输出信号，并响应所接收的输入信号电平向第一和第二备用行译码器选择性地提供输出信号。
根据本发明的另一个方面，一种半导体存储器件的行冗余方法，该半导体存储器件具有一个存储单元阵列和在存储单元阵列两侧形成的第一和第二主行译码器以及第一和第二备用行译码器。该行冗余方法包括以下步骤通过第一熔丝盒接收地址，并在所接收地址中的有缺陷地址出现时熔断在有缺陷地址的输入通路上的熔丝，从而向第一备用行解码器提供输出信号；通过第二熔丝盒接收地址，并在所接收地址中的有缺陷地址出现时熔断在有缺陷地址的输入通路上的熔丝，从而向第二备用行译码器提供输出信号；以及通过行冗余控制电路接收第一和第二熔丝盒的输出信号，并响应所接收的输入信号电平向第一和第二备用行译码器选择性地提供行冗余控制电路的输出信号。
通过下述连同附图一起参考的详细说明，就可以更好地理解更全面的评价本发明和许多连带的优点。附图中相同的符号表示相同的或相似的元件，其中图1是行冗余结构的示意图，说明修复先有技术双行译码器的工序；图2是例示说明组成行冗余电路的功能块结构的示意图，作为本发明双行译码器中修复缺陷的工序；图3是图2的熔丝盒46或48的电路图；图4是图2的行冗余控制电路50的电路图；图5是图2的主行译码器38或40的电路图；图6是图2的备用行译码器42或44的电路图；图7说明产生用于图6的备用行译码器的备用字线放大信号RXi的电路；图8说明使用在图5主行译码器中的产生主字线放大信号Xi的电路；图9说明加到图8电路作为输入信号的字块选择信号BLSI的电路；以及图10A、10B和10C示图说明根据图2的缺陷修复工序的效果。
在下述说明中，提出许多具体细节，例如主行译码器、备用行译码器、字线放大信号产生电路、熔丝盒等等，以提供对本发明更透撤的理解。但显然对本领域的技术人员来说无需这些具体细节也是可以实施本发明的。
在本领域里，主存储单元阵列被称为正常存储单元阵列，他们在意义上是相同的。本文使用“主存储单元阵列”这一术语。术语“备用”应理解为“附属”。
图2示明组成行冗余电路的功能块结构，作为双行译码器中修复缺陷的处理过程。图2的结构表示在同一芯片上的多个存储单元阵列块中的一个。因为在行和列的方向上有许多存储阵列块，故各种修改是可能的。主存储单元阵列34上的字线数目可与集成度成比例增加。一个存储单元阵列块32包括主存储单元阵列34和备用存储单元阵列36，他们在同一区里形成。第一主行译码器38从第一方向供给主存储单元阵列34主字线。第二主行译码器40从第二方向与第一方向相反并与连接到第一主行译码器38的主字线交插。第一备用行译码器42从第一方向向备用存储单元阵列36提供一对备用字线。第二备用行译码器44从第二方向向备用存储单元阵列36提供一对备用字线。第一熔丝盒46接收地址，并在被接收地址中有缺陷的地址出现时，熔断有缺陷地址的输入通路上的熔丝，从而给第一备用行译码器42提供合成信号RED1。第二熔丝盒48接收地址，并在被接收地址中有缺陷地址出现时，熔断有缺陷地址的输入通路上的熔丝，从而向第二备用行译码器44提供合成信号RED2。行冗余控制电路50接收第一熔丝盒46的输出信号RED1和第二熔丝盒48的输出信号RED2，并响应被接收的输入信号电平向第一备用行译码器42和第二备用行译码器44提供输出信号。
行冗余控制电路50响应第一和第二熔丝盒46和48的输出信号RED1和RED2的组合输入而控制第一和第二备用译码器42和44，以便在有缺陷的特定主字线出现时，与其位置无关地修复缺陷。例如，如果由第一主行译码器38产生的主字线52A和/或52B具有缺陷，则可用从第二备用行译码器44产生的备用字线62A和62B通过与第一熔丝盒46和/或第二熔丝盒48的熔丝熔断信息相对应的行冗余控制电路50的输出信号 RRE修复有缺陷的主字线。这种修复工序进行的方式和由第二主行译码器40产生的主字线54A和/或54B具有缺陷时的方式一样。亦即，利用和第一熔丝盒46和/或第二熔丝盒48的熔丝熔断信息相对应的行冗余控制电路50的输出信号 RRE由第一备用行译码器42所产生的备用字线60A和60B，可以修复有缺陷的主字线，稍后将详细说明缺陷修复程序。
图3是图2的熔丝盒46或48的电路图。为叙述方便起见，虽然提供了6行地址RAi、RA(i+1)、RA(i+2)、RA(i+3)、RA(i+4)和RA(i+5)，但是也应适用能选择包括在图2的一个主存储单元阵列34内的所有主字线52A、52B、54A、54B、56A、56B、58A、58B……的行地址数目。所有在主存储单元阵列34的主字线可以由加到图3的熔丝盒46或48的行地址RAi、RAi、RA(i+1)、RA(i+1)、RA(i+2)、RA(i+2)、RA(i+3)、RA(i+3)、RA(i+4)、RA(i+4)、RA(i+5)、RA(i+5)选出，及由这些行地址的组合选出，元件52-64组成一能使图3熔丝盒操作的电路。复位信号RST启动冗余操作。如有缺陷发生，复位信号RST的启动操作和主熔丝盒54的熔断操作就启动冗余操作。在每一条加有行地址RAi、RAi、RA(i+1)、RA(i+1)、RA(i+2)、RA(i+2)、RA(i+3)、RA(i+3)、RA(i+4)、RA(i+4)、RA(i+5)、RA(i+5)的通路上形成传输门70、72、…、92的每一通道。传输门70、72、…、92的源极分别连接到熔丝f1、f2…、f12。熔丝是否熔断是由缺陷地地址信息确定的。如果行地址RAi是一个有缺陷的地址，则行地址RAi被加至其上的通路上的熔丝f2被熔断，这是本领域的技术人员熟知的。有缺陷的地址RAi通过与非门120被加到或非门134上，以产生冗余信息RED1和RED2。应注意的是，能够选择出图2主存储单元阵列34的所有字线的数目用于行地址。其他的电路都是熟知的，因而无需在此详述。参看图2，由一个备用行译码器42或44成对地产生备用字线。在图3的熔丝盒中，由于大多数的缺陷是由彼此毗邻的主字线的耦合引起的，故无需提供选择唯一一个主字线的行地址。即只需要选择一对字线用的行地址。
图4是图2行冗余控制电路50的电路图。行冗余使能信号 RRE由或非门140启动，或非门140接收加到其上的多个熔丝盒的输出信号REDi、RED(i+1)、……、REDn(此处i=1、2，……，n)，产生输入信号的负逻辑和。信号 RRE经倒相器(图7)变为 RRE而加到图2的第一和第二备用行译码器42和44。再参看图2，图4的结构是由接收熔丝盒输出信号RED1和RED2的2输入或非门所获得的。
图5是图2主行译码器38或40的电路图。主行译码器38或40由译码的行地址DRAij、DRAK1和DRAmn的组合输入选择特定的主字线，这在本领域里是熟知的。详细的结构和操作，请参看题为“WORD LINE DRIVING OF A SEMI CONDUCTOR MEMORY DEVICE”的韩国专利No.93-1514，该专利于1993年8月11日提交，并已转让给与本发明相同的受让人。图5中的主行译码器放置在图2主存储单元阵列34的两侧，从而形成双行译码器。
图6是图2备用行译码器42或44的电路图。除输入信号外，图6的电路和图5的一样。输入信号REDi由图3的熔丝盒产生， RRE由图7的行冗余控制电路174产生， XRS用于备用字线SWL的复位。备用字线放大信号R Xi用经将电压加到备用字线SWL。
图7所示电路，用以产生备用字线放大信号R Xi，使用在图6的备用行译码器。图7的电路由最小有效位(LSB)的行地址RAO和RAO及行冗余控制电路的行冗余使能信号φ RRE的组合而构成。行冗余控制电路的信号 RRE通过倒相器174转变办信号 RRE。行地址RAO和信号 RRE加到与非门178，而第一电平转换电路193响应与非门178的输出信号产生第一备用字线放大信号R X0。行地址RAO和信号 RRE加到与非门194，而第二电平转换电路211响应与非门194的输出信号产生第二备用字线放大信号R Xi。由第一和第二电平转换电路193和211产生的第一和第二字线放大信号R X0和 Xi分别加到图2的第一和第二备用行译码器42和44。
图8所示电路，用以产生主字线放大信号 Xi，使用在图5的主行译码器。使用例如是第一或第二电平转换电路193或211的结构就可以得到图8的电路，并由用以选择具体存储单元阵列块、行冗余使能信号 RRE和译码行地址DRA01的块选择信号BLS1的与非组合而对电路进行驱动。主字线放大信号 Xi被加到图5的第一或第二主行译码器38或40。
图9电路用以产生加到图8电路作为输入信号的块选择信号BLSI。因为从一系统提供的行地址中的地址A9、A10和A11选择具体的存储单元阵列块，译码的行地址DRA9、DRA10、DRA11和DRA12是作为图9电路的输入信号提供的。如果选择具体存储单元阵列块的外部地址是A11、A12、A13和A14，必须加上译码行地址DRA11、DRA12、DRA13和DRA14。作为输入信号加上的行冗余使能信号 RRE使与非门232停止输出，以便在缺陷修复操作期间，不顾有缺陷的具体阵列块而进行修复缺陷。
现参看图3-9叙述根据图2的块结构的修复缺陷的处理过程。由于能够识别不同的主行译码器行地址是由第一和第二熔丝盒46和48提供的，当根据规定的编程操作启动行冗余时，第一和第二主行译码器停止使用，只有第一和第二备用行译码器42或44被启动。如在图2的主存储单元阵列34里检测到有缺陷的主字线或一对有缺陷的主字线，考虑到响应该主字线或该对主字线的地址，图3的熔丝盒熔断一相应的熔丝。在这样编程的情况下，如加上选择有缺陷的主字线或一对有缺陷的主字线用的行地址，信号RED1或RED2就由图3的熔丝盒启动，并被加到第一或第二备用行译码器42或44。在第一或第二备用行译码器42或44中，信号RED1或RED2变为待用状态。行冗余控制信号50被信号RED1或RED2启动，行冗余使能信号 RRE被启动，从而使图9路的块选择信号产生电路不工作。如块选择信号BLSI被禁止，图8的主字线放大信号产生电路不工作。于是所有加到图2主行译码器38或40的主字线放大信号 Xi被禁止，选择主字线用的操作也被禁止。参看图7，第一或第二备用字线放大信号R X0或 X1是由行冗余使能信号 RRE和行地址RAO或RAO的组合产生的。应注意，不管其中包含具体主字线的主行译码器的位置，产生第一或第二备用字线放大信号R X0或R X1。同时，如第一或第二备用字线放大信号R X0或R X1被加到图6的第一或第二备用行译码器42或44，具体的备用字线就由处于备用状态的信号RED1或RED2和备用字线放大信号R X0或R X1的组合启动，因此，修复了有缺陷的主字线。通过这种缺陷修复处理过程，由于熔丝盒和备用行译码器是与主行译码器分开的，改进了行冗余的效率并提高生产率。
图10A、10B和10C是根据图2结构的缺陷修复处理过程的效果。图10A表示双行译码器中的典型的缺陷修复过程，也适用于本发明。图10B所示的缺陷，只在连接到第一主行译码器38的主字线或一对主字线上产生。这些缺陷以容易地由包括在备用存储单元阵列中36的备用字线修复。图10C所示的缺陷只在连接到第二主行译码器40的主字线或一对主字线上产生。这些缺陷也可由包括在备用存储单元阵列36中的备用字线修复。
如上所述，使用在具有双行译码器的半导体存储器件中的行冗余电路，通过另一备用行译码器和对应的备用行译码器的应用，可以灵活地修复有缺陷的具体主字线。因此，改进了行冗余的效率，并提高了生产率。
上述说明只展示了本发明的最佳实施例。在不偏离本发明的范围的条件下，各种改型对本领域的技术人员是显而易见的。
权利要求
1. 一种行冗余电路，使用在具有一个存储单元阵列的半导体存储器件中，在所说存储单元阵列的两侧形成第一和第二主行译码器以及第一和第二备用行译码器，所述行冗余电路包括第一熔丝盒，用以接收地址，并在所接收的地址中出现有缺陷地址时，熔断在所说有缺陷的地址的输入通路上的熔丝，从而向所说第一备用行译码器提供输出信号；第二熔丝盒，用以接收地址，并在所接收的地址中出现有缺陷地址时，熔断在所说有缺陷的地址的输入通路上的熔丝，从而向所说第二备用行译码器提供输出信号；以及行冗余控制电路，用以接收所说第一和第二熔丝盒的输出信号，并响应所接收的输入信号电平向所说第一和第二备用行译码器提供输出信号。
2. 根据权利要求1的行冗余电路，其特征在于由所说第一主行译码器产生的有缺陷字线是通过所说第二熔丝盒和所说第二备用行译码器修复的。
3. 根据权利要求1的行冗余电路，其特征在于由所说第二主行译码器产生的有缺陷字线是通过所说第一熔丝盒和所说第一备用行译码器修复的。
4. 根据权利要求1的行冗余电路，其特征在于行冗余控制电路具有接收所说第一和第二熔丝盒输出信号的或非门。
5. 一种具有一个存储单元阵列的半导体存储器件的行冗余方法，在所说存储单元阵列两侧形成第一和第二主行译码器以及第一和第二备用行译码器，所说行冗余方法包括以下步骤通过第一熔丝盒接收地址，并在所接收地址中出现有缺陷地址时，熔断在所说第一熔丝盒里的所说有缺陷地址的输入通路上的熔丝，从而向所说第一备用行译码器提供输出；通过第二熔丝盒接收地址，并在所接收地址中出现有缺陷地址时，熔断在所说第二熔丝盒里的所说有缺陷地址的输入通路上的熔丝，从而向所说第二备用行译码器提供输出信号；以及通过行冗余控制电路接收所说第一和第二熔丝盒的输出信号，并响应所接收的输入信号电平向所说第一和第二备用行译码器提供所说行冗余控制电路的输出信号。
6. 根据权利要求5的行冗余方法，其特征在于还包括下列步骤通过所说第二熔丝盒和所说第二备用行译码器，修复由所说第一主行译码器产生的有缺陷字线。
7. 根据权利要求5的行冗余方法，其特征在于还包括下列步骤通过所说第一熔丝盒和所说第一备用行译码器，修复由所说第二主行译码器产生的有缺陷字线。
8. 根据权利要求5的行冗余方法，其特征在于所说行冗余控制电路具有接收所说第一和第二熔丝盒的输出信号的与非门。
全文摘要
一种用于具有一个存储单元阵列的半导体存储器件的行冗余电路，在所说存储单元阵列两侧形成的第一和第二主行解码器及第一和第二备用行解码器包括接收地址用的第一、第二熔丝盒，并在接收地址中出现有缺陷地址时熔断有缺陷地址的输入通路上的熔丝，从而向第一、第二备用行解码器提供输出信号；及接收第一和第二熔丝盒的输出信号用的行冗余控制电路，响应接收输入信号电平向第一和第二备用行解码器选择性地提供输出信号。
文档编号G11C11/407GK1115104SQ9411604
公开日1996年1月17日 申请日期1994年11月18日 优先权日1993年11月18日
发明者吴承沏 申请人:三星电子株式会社