非易失性半导体存储器及其数据编程方法

专利名称：非易失性半导体存储器及其数据编程方法
技术领域：
本发明涉及非易失性半导体存储器及其数据编程方法。
如大家所熟知，用于NAND型的EEPROM的具有浮栅极的存储元件MC的结构，如图28所示。即，在浮栅极F.G.与沟道区域CA之间形成极薄的栅极绝缘膜GO，薄到可以产生隧道效应的程度。并且，通过将控制栅极CG设定为0V，使基板Sb为高电压，使从浮栅极FG向基板Sb发射电子，于是在一侧写入二进制数据。相反，通过将源极S和漏极D设定为0V，使控制栅极CG为高电压，从基板Sb向浮栅极FG注入电子，则在另一侧写入二进制数据。将多个这样的存储元MC连接成矩阵，从而形成集成电路的一部分，示于图29(a)。图29(b)是图29(a)的各个节点的电压波形。将数据在存储元件MC内进行编程时，首先使与控制栅极CG连接的所有的行线WL1-WLn为0V，使基极为高电压，从所有存储元件MC的浮栅极FG向基板发射电子。然后，将应写入数据的存储元件MC的选择晶体管ST的栅极设定为高电位。同时，使信号Φ为0V，使晶体管10截止，从而使存储元件MC与基准电压VSS断开。向存储元件MC的浮栅极FG注入电子时，将对应的行线WL设定为高电位V1，将对应的列线D设定为0V。这时，浮栅极FG与基板Sb(沟道)之间的电位差达到足以发生隧道效应的数值，从而从基板Sb向浮栅极FG注入电子，另一方面，将非选择的行线WL设定为比先前的高电位V1低的V2电位。这时，即使列线D(D1，D2，D…)的电位为0V，由于电位V2低，所以，浮栅极FG与基板Sb(沟道)之间的电位差也达不到足以产生隧道效应的数值，从而也不会向浮栅极FG注入电子。即使将行线WL设定为高电位V1，如果列线D设定为电位V3，这时，浮栅极FG与基板Sb(沟道)之间的电位差也达不到足以产生隧道效应的数值，从而也不会向浮栅极FG注入电子。即，由图29(b)可知，在时刻T1，向存储元件2n的浮栅极FG注入电子，而不发生向存储元件1n的浮栅极FG注入电子。同样，在时刻T2，向存储元件11的浮栅极FG注入电子，而不发生向存储元件L1的浮栅极FG注入电子。
在这样的存储元件MC中，如果向浮栅极FG注入电子，则其阈值电压为正值，如果从浮栅极FG发射电子，则其阈值电压为负值。如果存储元件MC被选择，其栅极就被设定为逻辑“0”，例如0V。从阈值电压为负值的浮栅极FG发射电子的存储元件MC一直导通，但是，向阈值电压为正值的浮栅极FG注入电子的存储元件MC截止。这样，栅极为0V的被选择的存储元件MC利用导通还是截止可以存储数据。另一方面，非选择的存储元件MC的栅极设定为逻辑“1”，例如5V，向浮栅极FG注入电子的存储元件MC也导通。
下面，参照图30说明数据的读出。
作为负载元件而工作的例如耗尽型MOS晶体管L1、选择用的MOS晶体管(增强型)ST以及存储元件用MOS晶体管M1-M8与电源VDD和接地点(VSS)串联连接。上述MOS晶体管L1的栅极与该MOS晶体管L1和选择用MOS晶体管ST的接点(节点N1)相连接。用于选择由存储元件用MOS晶体管M1-M8构成的存储组件11的信号X输给上述选择用MOS晶体管ST的栅极。另外，用于选择该存储组件11中的1个存储元件用MOS晶体管的信号W1-W8分别输给上述存储元件用MOS晶体管M1-M8的栅极。并且，通过将上述节点N1的电位输给读出放大器12进行放大，就可以从所选择的存储元件用MOS晶体管读取存储数据。
在图30的电路中，例如假定从存储元件用MOS晶体管M2，M4的浮栅极发射电子，阈值电压为负值，并且选择存储元件用MOS晶体管M4。这时，如图31的时间图所示，将信号X设定为“1”电平，将信号W1-W3，W5-W8设定为“1”电平，将信号W4设定为“0”电平。这样，选择用MOS晶体管ST和存储元件用MOS晶体管M1-M3，M5-M8便成为导通状态。另外，由于存储元件用MOS晶体管M4的阈值电压为负值，所以，该晶体管M4也处于导通状态。因此，节点N1发生放电，通过用读出放大器12对它进行检测、放大，读取存储数据。其次，假定选择存储元件用MOS晶体管M3。这时，将信号W3设定为“0”电平，其它信号全设定为“1”电平。这时，由于存储元件用MOS晶体管M3向浮栅极注入电子，并且阈值电压为正值，所以，晶体管M3成为截止状态。这样，便将节点N1的放电通路切断，该节点N1由负载MOS晶体管L1进行充电。通过用读出放大器12对它进行检测、放大，从存储元件用MOS晶体管M3读取数据。
但是，假定这样利用存储元件用MOS晶体管的阈值电压为负还是为正来存储数据的“1”，“0”，当存储单元组件11中的阈值电压为正的MOS晶体管的数量与阈值电压为负的MOS晶体管的数量之比不同时，流过存储单元组件11中的电流的大小就不相同。也就是说，节点N1的放电速度和放电时的“0”电平的电位，随串联连接的存储元件用MOS晶体管的阈值电压为正与阈值电压为负的MOS晶体管的数量之比而不同。
例如，如图32(a)所示，当存储单元组件11中的存储元件用MOS晶体管M1-M7向它们的浮栅极注入电子，具有正的阈值电压，只有晶体管M8是负的阈值电压时，如果选择存储元件用MOS晶体管M8，由于其它所有的晶体管M1-M7阈值电压为正，所以，流过存储单元组件11的电流最小。另一方面，如图32(b)所示，当构成存储单元组件11的存储元件用MOS晶体管M1-M8的阈值电压一律为负时，存储元件的电流最大。其原因在于，因为阈值电压为负值，所以，如果信号W1-W8的电位与图32(a)的相同，则阈值电压为负的MOS晶体管流过的电流比阈值电压为正的MOS晶体管流过的电流大。因此，在上述图30所示的电路中，从上述图32(a)所示的存储单元组件11读取数据时放电速度最慢，因而使数据的读取速度就取决于这种存储单元组件。另外，由于这时流过存储单元组件的电流最小，所以，还必须与其共同决定负载晶体管L1的电流驱动能力，既不能增大负载晶管L1的电流驱动能力，同时节点N1的充电也很慢。
另外，在上述常规的存储器中，1个存储单元组件与1条列线对应。因此，相邻的存储单元组件之间存储单元组件与列线的连接部就决定了存储单元阵列的占有面积。另外，列线的布线多少对成品率有影响。
另外，在图28，图29的存储元件和装置中，如前所述，一旦从所有的存储元件的浮栅极发射电子，便通过使存储元件的阈值电压成为负值，便在一侧写入二进制数据，然后通过选择性地将电子注入浮栅极，就在另一侧写入二进制数据。
从存储元件读取数据时，将所选择的行线设定为逻辑“0”，例如0V，将非选择的行线设定为逻辑“1”，例如5V。与非选择的行线连接的存储元件，其栅极即行线为逻辑“1”。因此，即使向非选择的存储元件的浮栅极注入电子而使阈值电压为正也能导通，即使从存储元件的浮栅极发射电子而使存储元件的阈值电压为负也能导通。但是，所选择的行线为0V，所以，该选择存储元件，阈值电压为正的截止，阈值电压为负的导通。这样，利用所选择的存储元件导通还是截止来检测存储在存储元件中的数据是逻辑“1”还是逻辑“0”的情况，也和前面所述的一样。向浮栅极注入电子的存储元件阈值电压的设定方式，必须使其在非选择状态时导通，在被选择状态时截止。所以，必须注意电子的注入量。为此，必须采用反复进行读取的办法来检验存储元件的电子注入量，当达到适当的注入量时，便停止电子的注入。但是，由于电子注入是通过极薄的栅极绝缘膜进行的，所以，由于制造工艺方面的差异、栅极绝缘膜厚度的差别以及缺陷等，向浮栅极注入的电子注入量在存储元件之间就有差别。即，注入电子的存储元件的阈值电压在一定的范围内流动变化。所以，阈值电压是低的存储元件与阈值电压最高的存储元件的阈值电压之差就变为流过存储元件的电流之差，从所选择的存储元件读取数据的数据读取速度便随存储元件而异。也就是说，由于是利用流过串联连接的非选择的存储元件的电流检测数据，所以，非选择的存储元件的阈值电压的差别直接形成流过存储元件电流的差异，从而成为数据读取速度的差异。为了提高数据读取速度，流过存储元件的电流越大越好。但是，由于注入电子的存储元件的阈值电压应为正值，所以，即使将阈值电压最低的存储元件的阈值电压设定为略高于0V，由于存储元件的阈值电压的分布差别，阈值电压最高的存储元件的阈值电压值也不可避免地会远远高于0V。
另外，在常规的NOR型的EEPROM中，重写数据时，一旦将电子注入所有的存储元件的浮栅极，在浮栅极积累的电子的量在所有的存储元件之间平均分配，然后，从所有的存储元件的浮栅极发射电子，在一侧存储二进制数据。此后，将高电压加到存储元件的控制栅极和漏极上，使隧道电流流过，从沟道区域将电子选择性地注入存储元件的浮栅极，就在另一侧写入二进制数据。在这种旧有的NOR型的闪蒸(flashing)EEPROM中，如果从浮栅极发射过量的电子，存储元件的阈值电压就成为负值，从而不能进行选择操作。所以，要在发射电子之后进行读取，借以检查是否达到了适当的阈值电压。为了不致发射过量的电子，设定电子发射期时要使其短一些，通过多次反复进行发射和读取，可以取得适当的阈值电压。但是，这种发射是将控制栅极设定为0V，给源极或漏极加上高电压，从浮栅极以隧道效应向源极或漏极发射电子。或者将控制栅极设定为0V，给制作存储元件的半导体基板加上高电压，利用隧道效应从浮栅极向沟道区域发射电子。所以，为了发生隧道效应，将浮栅极与沟道之间的栅极绝缘膜制作得很薄，例如约为100A。因此，由于制造工艺的差异，发射电子后的存储元件的阈值电压，所有的存储元件不是一个统一的值，而有一定的起伏波动。存储元件中流过的电流大的，数据的读取速度也快，并且裕量也大。所以，虽然存储元件的阈值电压低的比较好，但是，如果直至起伏范围中阈值电压最高的存储元件达到最佳阈值电压之前发射电子，则不希望起伏范围中阈值电压最低的存储元件的阈值电压成为负值。所以，在这种半导体存储器中，由于不能使起伏范围中阈值电压最低的存储元件的阈值电压变为负值，于是读取速度就只有取决于阈值电压高的存储元件，这就是实现数据读取速度高速化的难点所在。
图33是这种旧有的NOR型的闪光EEPROM的存储单元阵列的一个示例。图33(a)是平面图，图33(b)是沿A-A’线的剖面图，图33(c)是沿B-B’线的剖面图，图33(d)是沿C-C’线的剖面图，图34是其符号图。在图33中，1是行线，形成存储元件的控制栅极。2是浮栅极，3是沟道区域，4是栅极绝缘膜。5是例如由铝制作的列线，相邻的存储元件所共用的极6与列线5连接。8是(例如)由铝制作的配线，该配线在读取数据时供给基准电位(例如接地电位)，从浮栅极发射电子时供给高电压，为了使相邻的存储元件能够共用这条配线，将该存储元件的源极7接在连接位置9上。
在这样构成的旧有闪蒸EEPROM中，当从浮栅极发射过量电子导致存储元件的阈值电压变为负值时，即使行线即控制栅极为0V的非选择的存储元件也处于导通状态。所以，列线5与配线8成为连接状态，电流从列线5也通过非选择的存储元件流过配线8。这样，在读取数据时或写入数据时，即使将电压加在列线5上，电流也通过非选择的存储元件流动，从而使电压降低。所以，即使读取数据时所选择的存储元件截止，电流也通过非选择的存储元件流动，从而会读出错误数据，或者在写入数据时，不能供给所需要的足够的电压。于是，如上所述，由于应在浮栅极发射电子之后使所有存储元件的阈值电压的起伏范围阈值电压最低的存储元件的阈值电压为正值，所以，阈值电压最高的存储元件就决定了数据的读取速度，从而不能提高数据的读取速度。
如前所述，对于所谓的EEPROM的存储元件，是通过远远比栅极氧化膜薄的约100A的氧化膜，利用向浮栅极注入电子或从浮栅极发射电子进行数据的重写的。图35是用不同的方式进行数据重写的，构成旧有的EEPROM的这种存储元件的单体晶体管的符号图，设控制栅极电压为VCG、漏极电压为VD，源极电压为VS，漏极电流为ID，则漏极电流ID随控制栅极电压VCG的变化呈现图36所示的特性。在图36中，曲线A是初始状态的特性，曲线B是向浮栅极注入电子时的特性，阈值电压随电子的注入而上升。另外，曲线C是浮栅极发射电子时的特性，阈值电压随电子的发射而降低，并变为负值。在使用这种单体晶体管的存储元件中，利用上述曲线B和C的特性存储数据的“0”和“1”。
图37是将上述图35所示的晶体管单元排列成矩阵状而构成的这种EEPROM的电路结构例，现在市售的EEPROM大部分就是这种电路结构。如图所示，选择用的MOS晶体管ST与各单体晶体管CT串联连接，1个存储元件14由2个晶体管CT，ST构成。
在上述结构中，向晶体管单元CT的浮栅极注入电子时，给选择用晶体管ST的栅极和晶体管单元CT的控制栅极分别加上高电压VG，VCG，同时将列线15设定为0V，另一方面，在发射电子时，将选择用晶体管ST的栅极和列线15设定为高电压，同时将单体晶体管CT的控制栅极设定为0V，这样，给单体晶体管CT的漏极加上高电压，就会从浮栅极向漏极发射电子。
图38(a)是上述图37所示的电路中用点划线包围的区域16的图案平面图，沿该图38(a)的A-A’线的剖面结构示于图38(b)。在图38(a)，(b)中，对与上述图37对应的部分标以相同的符号，17是单体晶体管CT的源极区域，18是光电晶体管CT的漏极及选择用晶体管ST的源极区域，19是选择用晶体管ST的漏极区域，20是单体晶体管CT的浮极极，21是单体晶体管CT的控制栅极，22是选择用晶体管ST的栅极，23是薄的氧化膜部分，24是列线15与选择用晶体管ST的漏极的连接部。
在这样的EEPROM中，为了缩短将数据向存储元件内编程时间，如图39所示，对各个列线15均预先设置了自锁电路L。并且，将向与各对应的列线15连接的存储元件14编程的数据预先闩锁在自锁电路L内，根据被闩锁的数据，同时向1行的存储元件14内编程。在这样构成的EEPROM中，虽然可以缩短对数据的编程时间，但是，由于对每条列线设置自锁电路L，所以，将使芯片尺寸根据自锁电路所占据的位置而有所增大，并且也使芯片的成本提高。
在根据图28-图32说明的旧有的半导体存储装置中，流过存储元件组件的电流，随构成存储单元组件的存储元件用MOS晶体管的正阈值电压数与负阈值电压数之比而不同。所以，如果在构成存储单元组件的存储元件用MOS晶体管中正阈值电压的数量多，读取速度就降低。另外，针对包括较多的这种正阈值电压的存储元件的存储储单元组件，必须设定与之相对应的负载晶体管的电流驱动能力，所以，即使是含有负阈值电压多的作为存储元件用MOS晶体管的存储单元组件，也难于实现读取速度的高速化。
本发明的第1发明就是鉴于上述情况提出的，其目的旨在提供一种不但能使大电流流过存储单元组件、而且以借此提高读取速度的非易失性半导体存储器。
此外，在上述旧有的半导体存储装置中，如前所述，在1个列上形式1条与存储单元组件相对应的列线会遇到种种困难。
本发明的第2发明就是鉴于上述情况而提出的，其目的旨在提供一种用于实现非易失性存储器的编程方法，该编程方法通过使相邻的存储单元组件共用1条列线，使列线的数量减为先前的一半，相邻的存储单元组件之间的存储单元组件与列线的连接部位就不影响存储单元阵列的占有面积了。
另外，在根据图28和图29说明的旧有的非易失性半导体存储器中，如上所述，由于制造工艺的差异而引起的存储元件的栅极绝缘膜的厚度差异以及晶体缺陷等各方面的原因，向存储元件的浮栅极的电子注入量也参差不齐。
本发明的第3发明就是鉴于上述情况而提出的，其目的结在提供一种非易失性半导体存储器，可以减小向浮栅极注入电子的存储元件的阈值电压的分布差异。
此外，在根据图33和图34说明的旧有的NOR型的闪光EEPROM中，如上所述，由于必须使从浮栅极发射电子的存储元件中阈值电压最低的存储元件的阈值电压为正值，所以，读取速度要取决于阈值电压最高的存储元件，从而不能提高数据的读取速度。
本发明的第4发明就是鉴于上述情况而提出的，其目的结在提供读取速度更快的非易失性半导体存储器。
另外，在根据图35-图39说明的EEPROM中，如前所述，由于在各列线中设置了自锁电路，所以，使芯片尺寸增大了自锁电路所占据的量，并且也提高了芯片的成本。
本发明的第5发明就是鉴于上述情况而提出的，其目的结在提供成本低并且与旧有的同样可以缩短编程时间的非易失性半导体存储器。
本发明的第1发明的非易失性半导体存储器具有存储单元组件、选择晶体管、开关元件和位检查晶体管。
存储单元组件是将多个由具有浮栅极的晶体管构成的存储元件串联连接而成，上述各存储元件按照是向上述浮栅极注入电子的第1状态还是从上述浮栅极发射电子的第2状态而向上述存储元件存储二进制数据中的一种数据;
选择晶体管与该存储单元组件的一端串联连接，用于选择上述存储单元组件;
开关元件与上述各存储单元组件的另一端连接;
位检查晶体管设在上述存储单元组件中，与上述存储元件串联连接，用于决定所对应的上述存储单元组件束中的上述存储元件向上述浮栅极注入电子的存储元件与从上述浮栅极发射电子的存储元件的逻辑状态。
非易失性半导体存储器具有存储单元组件、选择晶体管、第1行线、列线、存储组件、第2行线、第3行线和开关元件。
存储单元组件是多个由具有浮栅极的晶体管构成的存储元件串联连接而成;
选择晶体管与该存储单元组件的一端串联连接，用于选择上述各存储单元组件;
第1行线与由排列成矩阵状的上述存储单元组件和上述选择晶体管构成的存储组件中的同一行的上述存储元件连接;
上述存储组件由与上述各列线连接的至少相邻的2个上述存储元件和上述选择晶体管构成;
第2行线与该相邻的存储组件中一方的上述选择晶体管连接;第3行线与另一方的上述选择晶体管连接;
开关元件连接在上述各存储单元组件的另一端和基准电位之间。
本发明的第2发明在进行该非易失性半导体存储器中的存储元件的数据编程时，通过使上述开关元件成为截止状态，将所选择的上述第1行线设定为第1电位、将非选择的上述第1行线设定为比上述第1电位低的第2电位，将上述第2及第3行线设定为上述第1电位，将上述列线设定为比上述第1电位低的第3电位，由该第3电位向上述存储元件束充电，然后，使上述第2或第3行线中未进行选择的上述选择晶体管成为截止状态，最后，与向上述存储元件编程的数据对应地，通过将上述列线设定为上述第3电位或0V，将数据向上述存储元件内编程。
本发明的第3发明在由存储单元组件、选择晶体管、行线和编程元件构成的非易失性半导体存储器中，还具有编程电压供给元件。
存储单元组件是将多个由其有浮栅极和控制栅极的晶体管构成的存储元件连接而成;
选择晶体管与该存储单元组件串联连接，用于选择上述存储单元组件;
行线用于连接在排列成矩阵状的上述选择晶体管和上述存储元件中排在同一行的上述存储元件的控制栅极;
编程元件通过将编程电压加到该行线上而向上述浮栅极注入电子，从而将数据向上述存储元件内编程。
编程电压供给元件在上述编程的过程中，顺序反复进行电子注入和电子注入量的检查，使加到上述行线上的编程电压比在进行上述反复时前次所加的上述编程电压高。
本发明的第4发明的非易失性半导体存储器具有行线、存储元件、列线、晶体管、数据消除元件、第1写入元件和第2写入元件。
存储元件由具有浮栅极和控制栅极的晶体管构成，由上述行线选择性地驱动，根据浮栅极中的电子状态存储二进制数据的某一种数据;
列线与存储元件的一端连接;
晶体管连接在上述存储元件的另端与基准电位之间，栅极与上述行线连接;
数据消除元件用于使从上述存储元件的浮栅极发射电子;
第1写入元件在上述存储元件被选择时导通、非选择时截止，从而向上述存储元件的浮栅极注入电子向上述存储元件的一侧存储二进制数据中的数据。
第2写入元件在上述存储元件在被选择时和非选择时均截止，从而向上述存储元件的浮栅极注入电子从而向上述存储元件的另一侧存储二进制数据中的数据。
本发明的第5发明的非易失性半导体存储器具有行线、存储元件、列线、列译码器、列选通晶体管和数据编程元件。
存储元件由该行线选择性地驱动;
列线与该存储元件连接;
列选通晶体管的一端与上述列线连接，利用该列译码器进行开关控制，对上述列线进行选择;
数据编程元件用于使上述选通晶体管导通后向上述列线供给与应向上述存储元件编程的数据对应的电压，然后使上述列选通晶体管截止，并使上述列线保持上述电压，从而利用该保持电压将数据向上述存储元件内编程，以及将数据向与上述选通晶体管的另一端连接的上述存储元件的编程。
在本发明的第1发明的各个存储单元组件中，利用位检查晶体管决定向浮栅极注入电子的存储元件和浮栅极发射电子的存储元件的逻辑状态。于是，例如将构成存储单元组件的存储元件中存储“0”数据的存储元件的数量与存储“1”数据的存储元件的数量进行比较，并将数量多的存储元件设定为负的阈值电压，将数量少的存储元件设定为正的阈值电压，便可预先将其存储到位检查晶体管内。也就是说，只要看一个各存储单元组件，就可将阈值电压设为负的存储元件的数量变多。借此，便可使流过各存储单元组件的电流增大，从而可以提高读取速度。
在本发明的第2发明中，将相邻的2个存储单元组件共同与1条列线连接，在非选择的存储单元组件中，为了使存储元件的浮栅极与基板之间不发生电子的隧道效应，从比第1电位低的第3电位充电，然后使非选择的存储单元组件中的选择晶体管截止，从而使非选择的存储单元组件保持该充电电位。这样，便可使相邻的2个存储单元线件共用1条列线。也就是说，可使列线数减半，从而可以减少2个存储单元组件与列线的连接部分的面积在存储单元阵列面积中所占的份额降低。
按照本发明的第3发明，向存储元件内编程时，将编程电压加到行线上。在该编程过程中，顺序反复进行向浮栅极注入电子和检查注入量。并且，作为编程电压，顺序施加高于前一次的电压。这样，不论制造工艺的差异如何，都可以向各存储元件注入最佳的电子量，从而可以减小各储元件的阈值电压的差异。
在本发明的第4发明中，一旦从存储元件的浮栅极发射出电子使其阈值电压成为负值后，就利用第1写入元件在选择时导通，非选择时截止，向存储元件的浮栅极注入电子，从而在其一侧存入二进制数据。然后，利用第2写入元件不论选择时还是非选择时都截止，选择性地向存储元件的浮栅极注入电子，从而在其另一侧存入二进制数据的。
在本发明的第5发明中，列线通过列选通晶体管与数据编程元件连接。利用列译码器使列选通晶体管选择性地导通。然后，利用数据编程元件将列线设定为与应编程的数据对应的电位。存储元件利用该电位进行编程。在该编程过程中，几乎不消耗电流。所以，数据编程元件中的数据自锁电路可以在距离存储单元阵列任意的位置形成。
图1是本发明的第1发明的实施例的主要部分的电路图。
图2是表示图1中各种状态的图表。
图3是使用图1的电路构成的半导体存储装置。
图4是图3的电路的真值表。
图5是说明图3中的读取动作的说明图。
图6是各种信号的真值表。
图7是本发明的第2发明的实施例主要部分的电路图和时间图。
图8是用于发生本发明的第3发明的实施例中的行线电位的电路及列译码器。
图9是产生信号n’、/n’的电路。
图10是根据信号/n’产生信号n的电路。
图11是图9、图10中各节点的信号波形图。
图12是发生电压VP’的其他电路。
图13是本发明的第4发明的实施例主要部分的平面图、沿A-A’线的剖面图、沿图B-B’线的剖面图，沿C-C’线的剖面图、以及符号图。
图14是使用图13的详细实施例。
图15是发生电压VE的电路的各种不同的例子。
图16是行译码器的电路例子。
图17是发生电源SW的电路例子。
图18是图16、图17的各节点的信号波形图。
图19是数据输入电路的一个例子。
图20是本发明的第5发明的第1实施例。
图21是本发明的第5发明的第2实施例。
图22是本发明的第5发明的第3实施例。
图23是图20的各信号的波形图。
图24是图22的各信号的波形图。
图25是本发明的第5发明的第4实施例。
图26是图25的各信号的波形图。
图27是图25的各信号的波形图。
图28是先有的NAND型EEPROM的存储元件的剖面图。
图29是NAND型EEPROM的主要部分的电路图及其各节点的电压波形图。
图30是用于说明从NAND型EEPROM进行数据读取的说明图。
图31是其时间图。
图32是表示NAND型EEPROM的各存储元件的不同阈值电压状态的说明图。
图33是先有的EEPROM的主要部分的平面图、沿A-A’线的剖面图、沿B-B’线的剖面图，以及沿C-C’线的剖面图。
图34是图33的符号图。
图35是EEPROM的存储元件。
图36是其特性图。
图37是使用图35的存储元件的EEPROM的主要部分的电路图。
图38是图37的图案平面图及沿A-A’的剖面图。
图39是表示EEPROM的自锁电路部分的电路图。
1-行线2-浮栅极3-沟道区域4-栅极绝缘膜5-列线6-漏极7-源极8-配线9-连接位置10-晶体管11-存储组件
12-读出放大器14-存储元件15-列线16-区域17-源极区域18-漏极/源极区域19-漏极区域20-浮栅极21-控制栅极22-栅极23-氧化膜部24-接点部下面，参照


本发明的第1发明的一个实施例。图1是在上述图30中选择用MOS晶体管ST与存储元件用MOS晶体管M1之间，设置了利用信号C控制导通的位检查用MOS晶体管CT。该位检查用MOS晶体管CT的功能是存储将与包含该位检查用MOS晶体管CT的存储单元组件111不同的某一存储单元组件111中的存储数据“1”或“0”中多的一方分配给从浮栅极发射电子的具有负阈值电压的MOS晶体管。即，对每一个存储单元组件111，存储“1”数据的改变负阈值电压或正阈值电压。也就是说，在1个存储单元组件111中的存储数据中，如“1”的数量多，就把“1”数据分配给具有负的阈值电压的MOS晶体管，如果“0”的数量多，就把“0”数据分配给具有负的阈值电压的MOS晶体管。这样，存储单元组件111中的存储元件用MOS晶体管M1-M8就变成半数以上是负的阈值电压。
下面，参照图2对此进行详细说明。该图2所示的例子示出了在存储单元组件111中存在8个存储元件用MOS晶体管时，“1”，“0”的数量和与“1”、“0”对应的晶体管的阈值电压以及位检查用晶体管的阈值电压。例如，no.3是“1”数据有2个，“0”数据有6个的情况。这时，分别将“0”数据分配给具有负的阈值电压的MOS晶体管，将“1”数据分配给具有正的阈值电压的MOS晶体管。并且，通过将位检查用MOS晶体管CT设定为正的阈值电压而存储这种分配。另外，no.6是“1”数据有5个、“0”数据有3个的情况。这时，就分别将“1”数据分配给具有负的阈值电压的MOS晶体管，将“0”数据分配给具有正的阈值电压的MOS晶体管。并且，通过将位检查用MOS晶体管CT设定为负的阈值电压而存储这种分配。另外，如no.5所示，“1”数据与“0”数据的数量相同时，就把“1”数据分配给具有负的阈值电压的MOS晶体管，把“0”数据分配给具有正的阈值电压的MOS晶体管，并将位检查用MOS晶体管CT设定为负的阈值电压。
按照这样的结构，就可以使存储单元组件111中从浮栅极发射电子的具有负的阈值电压的MOS晶体管总是半数以上。于是，可以使流过存储单元组件111的电流增大，并且可以使用电流驱动能力大的负载晶体管L1，所以，可以大幅度地提高读取速度。
上面，利用图2以存储单元组件111具有8个存储元件用MOS晶体管的情况为例进行了说明。但是，晶体管的数量不限于此，也可以是16个或32个等其它数量。
图3是将图1所示的存储单元组件111排列成矩阵状而形成的半导体存储装置。在图3中，113，114是存储单元阵列。这两个存储单元阵列113，114分别分割为多个阵列1131，1132和1141，1142。并且，这两个存储单元阵列113，114中选择用晶体管S1R，S2R，…和S1L，S2L，…分别由行译码器115的输出信号X1R，X2R，…和X1L，X2L，…选择性地控制导通。另外，位检查用MOS晶体管CT1R，CT2R，…和CT1L，CT2L，…分别由行译码器115的输出信号C1R，C2R，…和C1L，C2L，…选择性地控制导通。同样，存储元件用MOS晶体管M1R，M2R，…，M8R和M1L，M2L，…，M8L也分别由上述行译码器115的输出信号W11R，W12R，…，W18R和W11L，W12L，…，W18L选择性地控制导通。116是列译码器。利用该列译码器116的输出信号Y1R，Y2R，…，YnR和Y1L，Y2L，…，YnL选择性地控制选择门CG1R，CG2R，…，CGnR和CG1L，CG2L，…，CGnL的导通。上述选择门CG1R，CG2R，…，CGnR和CG1L，CG2L，…，CGnL的一端分别与各阵列1131，1132，1141，1142共同在节点N1相连接。这些共同连接点(节点Ni)与电源VDD之间，分别连接着负载MOS晶体管L1，L1，…。在作为上述各负载MOS晶体管L1，L1，…的一端的节点N1分别连接着读出放大器112，112，…。与节点N1(3)连接的读出放大器112(3)的输出D1L和与节点N1(2)连接的读出放大器112(2)的输出D1L分别输给数据判断电路1171。该数据判断电路1171具有反相器118，119、P型沟道MOS晶体管Q1-Q4和N型沟道MOS晶体管Q5-Q8。该判断电路1171根据阵列1141的位检查用MOS晶体管CT是正的阈值电压还是负的阈值电压，判断从阵列1131的存储元件用MOS晶体管M读取的存储数据是经过反相的或者未经过反相而直接输出的所选择的存储元件用MOS晶体管的存储数据，并将经过反相的数据或者未经过反相的数据输给图中未示出的输出缓冲器。同样，该判断电路1171根据阵列1131的位检查用MOS晶体管CT是正的阈值电压还是负的阈值电压，判断从阵列1141的存储元件用MOS晶体管M读取的存储数据是经过反相的或未经过反相而直接输出的所选择的存储元件用MOS晶体管的存储数据，并将经过反相的或未经过反相的数据输给图中未示出的输出缓冲器。与节点N1(4)连接的读出放大器112(4)的输出D2R和与节点N1(1)连接的读出放大器112(1)的输出D2L分别输给数据判断电路1172，该数据判断电路1172的结构与上述数据判断电路1171相同。该判断电路1172根据阵列1142的位检查用MOS晶体管CT是负的阈值电压还是正的阈值电压，判断从阵列1132的存储元件用MOS晶体管M读取的存储数据是经过反相的或者未经过反相的选择的存储元件用MOS晶体管M的存储数据，并将经过反相的数据或未经过反相的数据输给图中未示出的输出缓冲器。同样，判断电路1172根据阵列1132的位检查用MOS晶体管CT是负的阈值电压还是正的阈值电压，判断从阵列1142的存储元件用MOS晶体管M读取的存储数据是经过反相的或者未经过反相而直接输出的所选择的存储元件用MOS晶体管M的存储数据，并将经过反相的数据或未经过反相的数据输给图中未示出的输出缓冲器。
如图所示，在图3的电路中，两个存储单元阵列113，114分别配置在右侧和左侧，将行译码器115夹在中间。检查右侧的存储单元阵列113的数据的位检查用MOS晶体管CT组装在对应的左侧的存储单元阵列114中。相反，检查左侧的存储单元阵列114的数据的位检查用晶体管组装在对应的右侧的存储单元阵列113中。例如，位检查用MOS晶体管CT1R，是用于检查存储元件M1L-M8L的。晶体管CT1L是用于检查存储元件M1R-M8R的。这样，在图3的结构例子中，是将行译码器115夹在中间的左右对称的结构，设在左侧和右侧的对称位置的一对存储单元组件中的一套单元组件，设有对于对面的一套进行位检查用的MOS晶体管CT。但是，这只是对采用符号表示的电路而言，实际的电路板并不一定要对称。
下面，参照图4所示的真值表说明上述结构的电路动作。如上述图3所示，D1L，D1R是由读出放大器112，112读取的数据。该读出放大器112，112在选择由具有负的阈值电压的MOS晶体管构成的存储元件时，输出“0”数据，在选择由具有正的阈值电压的晶体管构成的存储元件时输出“1”数据。现在，假设地址信号AO为“0”时从左侧的单元阵列114中的存储元件读取数据，并读取右侧的单元阵列113中的位检查数据。这时，数据D1L是从左侧的单元阵列读取的数据，数据D1R是从右侧的单元阵列读取的数据。并且，Z1是根据这两个数据D1L，D1RF从数据判断电路1171向输出缓冲器输出的数据。图3所示的数据判断电路1171的结构满足该真值表。当由读出放大器112读取的数据D1L为“0”并且D1R也为“0”时，由于存储元件的存储数据和位检查数据即D1R为“0”，所以，存储元件用MOS晶体管和位检查用MOS晶体管是负的阈值电压。于是，根据上述图2，存储元件存储“1”数据。所以，将输出Z1设定为“1”。另一方面，当读出放大器112的输出D1L为“1”并且D1R为“0”时，存储元件用MOS晶体管是正的阈值电压。另外，由于位检查用MOS晶体管是负的阈值电压，所以，存储元件用MOS晶体管存储“0”数据，于是将输出Z1设定为“0”。当读出放大器112的输出D1L为“0”并且D1R为“1”时，存储元件用MOS晶体管是负的阈值电压，位检查用MOS晶体管为正的阈值电压，所以，存储元件用MOS晶体管存储“0”，于是将输出Z1设定“0”。当读出放大器112的输出D1L，D1R都为“1”时，存储元件用MOS晶体管和位检查用MOS晶体管是正的阈值电压，所以，存储元件用MOS晶体管存储“1”。于是，将输出Z1设定为“1”。
地址信号AO为“1”时也一样，D1R为存储元件数据，D1L是检查数据。这样，对于每1个存储单元组件，利用位检查数据就可以判别存储“1”或“0”的是向浮栅极注入电子的具有正的阈值电压的MOS晶体管还是从浮栅极发射电子的具有负的阈值电压的MOS晶体管。
在上面的说明中，地址信号AO为“0”时从左侧的存储单元阵列114中的存储元件读取数据，地址信号AO为“1”时，从右侧的存储单元阵列113中的存储元件读取数据。但是，并不限于这样的状态，需要时，从某一存储单元组件读取数据时，可以同时从具有与该存储单元组件对应的位检查数据的晶体管读位检查数据。
下面，利用图5以从存储元件M1R读取数据的情况为例进行说明。这时，列译码器116的输出信号Y2R，Y2L为“1”，其他输出信号Y1R，Y1L，YnR，YnL都为“0”。所以，选通门CG2R，CG2L成为导通状态。另外，将行译码器115的输出信号X1R，X1L设定为“1”电平，将X2R，…，X2L，…设定为“0”电平。于是，供给信号X2R，…，X2L，…的MOS晶体管S2R，…、S2L，…成为截止状态。另一方面，控制与所选择的存储元件用MOS晶体管M1R连接的位检查用MOS晶体管CT1R的信号C1R为“1”电平。控制与存储元件用MOS晶体管M1R对应的位检查用MOS晶体管CT1L的信号C1L为“0”电平。在信号W11R-W18R中，只有与所选择的MOS晶体管M1R对应的信号W11R为“0”电平，其他信号W12R-W18R都为“1”电平。另一方面，与存储元件用MOS晶体管M1R-M18R的信号W11R-W18R相对应，将行译码器115夹在中间的信号W11L-W18L全为“1”电平。所以，在右侧的存储单元阵列113中，读取栅极为“0”电平的存储元件M1R的存储数据，读出放在112(3)检测到该数据后输出“1”电平。与此相反，在左侧的存储单元阵列114中，从栅极为“0”电平的位检查用MOS晶体管CT1L读取数据。这时，由于位检查用MOS晶体管为正的阈值电压，所以，读出放大器112(2)检测到该数据后输出“1”电平。由于读出放大器112(2)，112(3)的输出均为“1”电平，所以，数据判断电路1171的输出信号Z1成为“1”电平，由此可知存储元件用MOS晶体管M1R的存储数据为“1”。
图6是上述各信号X1R，C1R，W11R-W18R，X1L，C1L，W11L-W18L的真值表，在本例中，根据地址信号A0，A1，A2，A3生成上述各信号。即，可以构成满足该真值表的电路。另外，虽然未示出输出信号X1R，X2R，…的真值表，但是，和常规的例子一样，可以进一步追加地址信号A4，A5等的地址，根据存储元件的容量选择某一个。另外，在上述图6中，是1个存储单元组件由8个存储元件用MOS晶体管构成的情况，但是，例如由16个或32个晶体管构成时，与其对应地追加地址信号，可以具有同样的功能。
按照上述实施例，由于可以使构成1个存单元组件的半数以上的存储元件用MOS晶体管为负的阈值电压，与常规的相比，可以设定使较多的电流流过存储单元组件，并且可以使用电流驱动能力大的负载MOS晶体管，所以，可以提高读取速度。
下面，参照图7说明本发明的第2发明的实施例。本实施例是将1条列线与2个存储单元组件共同连接。即，在节点N1通过选择晶体管T1(1)、T2(1)、T1(2)、T2(2)将列线D1与存储单元组件MB(1)、MB(2)连接。另外，在节点N2通过选择晶体管T1(3)、T2(3);T1(4)、T2(4)将列线D2与存储单元组件MB(3)、MB(4)连接。各存储单元组件MB的另一端通过晶体管10与基准电位连接。信号S1成为逻辑“1”时，例如晶体管T1(1)重新导通，从而选择左侧的存储元件束MB(1)、MB(2)。晶体管T2(1)、T1(2)、T2(3)、T1(4)是耗尽型的，所以，即使信号S1或信号S2为逻辑“0”也仍然导通。也可以简单地使用扩散层等配线来取代这些耗尽型的晶体管。
在本实施例中也和先前一样，将数据向存储元件内编程时，由图7(b)可知，首先将与存储元件的控制栅极连接的所有行线WL1-WLn设定0V，给基板加上高电压，使从所有的存储元件的浮栅极向基板发射电子。将数据向存储元件内编程时，和先前一样，将信号Φ设定为0V，使晶体管10截止，将存储元件束与基准电位分离。然后，将供给选择晶体管T1，T2的信号S1，S2都设定为高电位V1(t1)。并且，将与所选择的存储单元组件对应的所有行线WL1-WLn设定为电位V2。将电位V3供给列线D1，D2，使存储单元组件从电位V3充电。然后，使信号S2成为0V，使进行写入动作一侧的选择晶体管T2截止。即，在图7(a)中，向右侧的存储单元组件MB(2)，MB(4)内进行编程时，将信号S2设定为0V，使右侧的选择晶体管T2(2)，T2(4)截止。由于晶体管10也处在截止状态，所以，右侧的存储单元组件MB(2)，MB(4)仍然具有从电位V3充电后的电位。此后，通过将列线D1，D2的电位设定为0V或设定为电位V3，和先前一样，向左侧的存储单元组件MB(1)、MB(3)进行编程。由于右侧的存储单元组件MB(2)，MB(4)在从电位V3进行充电，所以，即使将行线WL设定为高电位V1，浮栅极与基板(沟道)之间的电位差也不会达到足以发生隧道效应的数值，从而不会向浮栅极极注入电子。在时刻t2，分别将行线WLn设定为高电位V1，将非选择的行线WL设定为比V1低的V2电位，将列线D1设定为0V，将列线D2设定为电位V3。所以，只有存储元件Mn(1)的浮栅极与基板(沟道)之间的电位差达到足以发生隧道效应的数值，才能从基板向浮栅极注入电子。同样，在时刻t3，向存储元件M2(1)的浮栅极注入电子，在时刻t4向存储元件M1(1)的浮栅极注入电子。
如上所述，按照本实施例，由于追加了本实施例所特有的编程顺序，也就是说，追加了如下编程顺序将相邻的2个存储单元组件共同与1条列线连接，对非选择的存储单元组件从电位V3充电，以使浮栅极与基板之间不会发生隧道效应，然后使非选择的存储单元组件的选择晶体管截止，从而使非选择的存储单元组件保持该充电电位，所以，可以使相邻的存储单元组件共用1条列线。因此，可使列线的数量减为先前的一半，从而相邻的存储单元组件之间的存储单元组件与列线的连接部就不决定存储单元阵列的占有面积了。
另外，列线的电位也可以不像上述那样为0V。为了使从电位V3充到的电位不会通过寄生场控晶体管向邻近的0V列线放电，希望保持为1V，2V左右的电位。
下面，说明本发明的第3发明的实施例。该实施例是用于抑制向浮栅极的电子的注入量的差异的。
在说明本实施例之前，先说明一下本发明的第3发明的概要。
本发明的第3发明是通过在每次用于检查存储元件的阈值电压而进行数据读取时，都使供给存储元件的控制栅极的高电压大于前次的电压值，从而达到上述目的的。即，如上所述，由于在制造工艺中的差异，栅极绝缘膜的膜压在每个存储元件中是不一致的。由于这种差异，就会造成向浮极极的电子注入量不同。如果想使各个存储元件的阈值电压相等，必须根据栅极绝缘膜的不同而改变加到行线(即存储元件的控制栅极)上的电压值。先前，由于对所有的存储元件都给控制栅极加上同一电压而进行电子注入，所以，存储元件的阈值电压发生起伏波动偏差。与此相反，在本发明的第3发明中，向存储元件的浮栅极注入电子时，在给行线加上高电压的同时，将要注入电子的存储元件所连接的列线设定为OV。另一方面，为了使浮栅极与沟道之间的电场减小到不致发生隧道效应的程度，将不注入电子的存储元件所连接的列线设定为指定的电压V3。这样，给行线加上高电压，将列线设定为0V或V3，便在指定的期间选择性地向存储元件的浮栅极注入电子。然后，进行用于检查的数据读取。当存储元件的阈值电压达到指定值时，为了不再向该存储元件注入更多的电子接着向其他存储元件的浮栅极注入电子时，将该存储元件所连接的列线设定为电压V3。用于检查的数据读取，也和通常的数据读取一样，可以在将所选择的行线设定为0V后，检查存储元件是否截止。在用于检查的数据读取结束之后，就给行线加上电压比前次更高的高电压。该高电压例如可以比前次约高0.5V或1V。并且，可以将电子注入不充分的存储元件所连接的列线设定为0V而进行电子注入。进而，将不想注入电子的存储元件所连接的列线和已经充入注入了电子的存储元件所连接的列线分别设定为V3的电位，以使不向浮栅极进行电子注入。在进行此后的检查读取之后，将行线设定为更高的电压。然后，与上述一样，在将电子注入不充分的存储元件所接的列线设定为0V进行电子注入的同时，将不打算注入电子的存储元件所连接的列线和充分进行了电子注入的存储元件所连接的列线设定为V3的电位，以使不向浮栅极进行电子注入。顺序反复进行这样的操作，每次都提高行线的电位。也就是说，利用检查读取，在完成电子注入时，将列线的电位提高，以使不再进行更多的电子注入，当电子注入不充分时(这种情况有可能是将栅极绝缘膜制作厚了)就进一步提高行线的电位，进行电子注入。这样，由于是顺序提高行线的电位而向浮栅极进行电子注入的，所以，对各个存储元件都可以基本上在最佳的电位下进行电子注入。
下面，参照图8说明用于发生上述本发明的第3发明的行线电位的电路。图8(a)是用于发生该行线电位的电位发生电路PG，图8(b)是作为一个例子的行译码器RD，行译码器RD接收电位发生电路PG的输出VP’，向选择该VP’的行线输出。图8(a)的电路PG利用电阻分压将指定的电位阶梯式地顺序形成从低电位到高电位，通过将信号1-5顺序设定为逻辑“1”，在每次进行编程时顺序提高电位VP’而输出。信号1-5为逻辑“1”时该电位为VP;信号1-5为逻辑“0”时该电位为接地电位即0V。
即，图8(a)的电位发生电路PG在高压端基准电位VP与接地电位之间，串联连接着电阻R，R1，…和晶体管T10。晶体管T1-T5的栅极与作为两个电阻R，R的连接点的节点N1-N5相连接。这些晶体管T11-T5的一端与高压端基准电位VP连接，另一端分别通过晶体管T11-T55与输出电位VP’的输出端OUT1相连接。另外，电源电位VC通过耗尽型晶体管T6与输出端OUT1连接。
另外，图8(b)中的行译码器RD在接地电位与电源电位VC之间串联连接着晶体管T21-T24。地址A加在晶体管T21-T23的栅极上。晶体管24的栅极接地。晶体管T24，T23之间的节点N10，通过栅极与连接的晶体管T25与节点N11即晶体管T27，T28的栅极相连接。这两个晶体管T27，T28串联连接在从图8(a)的电路PG输出的电位VP’与接地电位之间。这两个晶体管T27，T28的连接点(节点N12)成为输出端OUT2，与行线连接。另外，晶体管T26连接在电位VP’与节点N11之间。节点N12与该晶体管T26的栅极相连接。这里，晶体管T24，T26，T27为P型沟道晶体管。
向浮栅极注入电子时，将信号P设定为逻辑“1”，将信号/P设定为逻辑“0”。然后，信号1-5顺序成为逻辑“1”，每次进行编程时，顺序输出电位VP’。
用于进行检查的数据读取时和通常的读取时，信号P成为逻辑“0”，信号/P成为逻辑“1”，VP’输出VC。图9和图10是用于产生信号1-5的电路，图11是图9、图10的各节点的信号波形。图9的电路是分别具有3个“或非”电路的组件B1，B2，…多级串联连接而成的。即，在组件B1中，一对“或非”电路NOR11，NOR12中一方的“或非”电路的输出端与另一方的“或非”电路的一个输入端相连接，构成触发电路。信号P加到“或非”电路NOR11的另一个输入端。信号CL加到“或非”电路NOR12的另一个输入端。“或非”电路NOR11的输出加到“或非”电路NOR1的一个输入端，信号S2加到“或非”电路NOR1的另一个输出端。这样，就构成了组件B1。其它组件B2，B3，…基本上是同样的结构。但是，在“非或”电路NOR1，NOR2，…中，序号为奇数的输入信号S2，序号为偶数的输入信号S1。并且，这些组件B1，B2，…串联连接时，图9中使各组件前级的“或非”电路NOR1，NOR2，…的输出分别加到后级组个中级“或非”电路NOR21，NOR31，…的输入端。从而，从奇数级的组件B1，B3，…的下级及中级“或非”电路NOR12，NOR32，…;NOR11，NOR31，…分别可以得到信号1，/1;2，/2，…。
图10的电路是根据信号n’产生信号n的电路。在该电路中，输入端(节点NO)与P型沟道晶体管T1、N型沟道晶体管T2的栅极连接。这两个晶体管T1，T2的串联电路和N型沟道晶体管T8连接在电源电位VC与接地电位之间。信号P供给晶体管T8的栅极。这两个晶体管T1，T2之间的节点N1通过N型沟道晶体管T4与节点N2即P型沟道晶体管T6、N型沟道晶体管T7的栅极连接。电源电位VC供给晶体管T4的栅极。晶体管T6，T7串联连接在高压电源电位VP与接地电位之间。晶体管T6，T7的中间节点N3成为输出端，输出信号n。P型沟道晶体管T3接在电源电位VC与节点N1之间，信号P加在其栅极上。此外，P型沟道晶体管T5接在高压电源VP与节点N2之间，其栅极与节点N3连接。
由图11可知，开始向浮栅极注入电子时，信号CL成为逻辑“1”(t1)，将图9的电路中的触发器初始化。然后，信号P成为逻辑“1”(t2)，接收到该信号时，信号S1成为逻辑“0”(t2)。信号1’由信号P设定为逻辑“1”，利用图10所示的电路，VP作为逻辑“1”的信号而输出。如前所述，输出信号2-5的电路结构也相同，所以将输入信号2’，3’，4’，5’作为2，3，4，5而输出。当超过指定的时间时，信号P成为逻辑“0”(t3)，停止向浮栅极注入电子。接收到信号P成为逻辑“0”时，信号S2成为逻辑“0”。在信号P成为逻辑“0”的期间(t3)，进行用于检查向浮栅极的电子注入状态的数据读取(t3)。如前所述，将充分进行电子注入的存储元件所连接的列线设定为V3的电位，以使不能向浮栅极进行电子注入。在本示例中，信号1-4成为逻辑“1”时分别只进行一次电子注入，但是，也可以反复进行2次或3次。
当数据读取结束，并将充分向浮栅极注入电子的存储元件所连接的列线设定为V3的电位时，信号P再次成为逻辑“1”(t4)。接收到该信号时，信号S1成为逻辑“0”，从而使信号2’成为逻辑“1”。与此同时，信号2也成为逻辑“1”，将VP’设定为比前次高的值。当超过指定的时间后，信号P成为逻辑“0”(t5)，接收到该信号时，信号S2成为逻辑“0”。然后，再次将充分注入电子的存储元件所连接的列线设定为V3的电位，以使不能进行向浮栅极注入电子。反复进行该电子注入和电子注入状态的检查。并且，当信号5成为逻辑“1”的VP’的电位成为最高状态时(t6)，在信号5’为逻辑“1”的状态下，反复进行电子注入和电子注入状态的检查，直至向所有的存储元件的浮栅极充分注入了电子、存储元件的阈值电压成为指定值。在图11的例子中，信号5两次成为逻辑“1”，进行了两次VP’成为最高电位状态的电子注入。
当应注入电子的所有存储元件的阈值电压达到指定值时，停止电子注入和用于检查电子注入量的数据读取，信号CL成为逻辑“1”(t7)，图9的电路中的触发器回到初始状态。
这样，按照本实施例，顺序提高用于注入是子的电压值，每次都检查电子的注入量，从达到指定的阈值电压的存储元件开始，轮流停止电子注入，所以，可以吸收因为在制造工艺中的差异所造成的栅极绝缘膜的厚度差别等。于是，可将各个存储元件设定为最佳的阈值电压。这样，便可使电子注入结束之后存储元件的阈值电压差别小于现有装置。因此，可以提供比先有装置读取速度更快的非易失性半导体存储器。
图12是用于发生本发明的第3发明的电压VP’的另一个实施例。本实施例利用信号1-5输入栅极的N型沟道晶体管T1-T5与泄放电路LC的电流之比决定VP’的电位。在该电路中，晶体管T1-T5连接在高压电源电位VP与公共节点N之间，并且，将N型沟道耗尽型晶体管T0接在电源电位VC与公共节点N之间。信号1-5，/P分别供给晶体管T1-T5，T0的栅极。泄放电路LC接在公共节点N与接地电位之间。并且，从该公共节点N提取电位VP’。
在该电路中，信号1-5顺序成为逻辑“1”。所以，信号1成为逻辑“1”时，电位VP’最低，信号1-5全成为逻辑“1”时，电位VP’最高。该信号1-5由上述图9，图10所示的电路供给。
在上述实施例中，将用于向存储元件的浮栅极注入电子的电压设定为5种，顺序提高。但是，不必是5种，可以根据制造工艺设定为最佳的数量。本发明的本质是顺序提高注入电子的电压，借此使各存储元件在最佳的电压下注入电子，但是，不限上述实施例的电路。
下面，说明本发明的第4发明的实施例。
本实施例涉及读取速度快的闪蒸EEPROM。
在参照

本实施例之前，先简要地说明本发明的第4发明。
本发明将高电压加到存储元件的控制栅极和漏极上，流过隧道电流，并借此发生热电子，写入二进制数据中的一种数据，所以，与先有的利用隧道效应从浮栅极吸出电子从而写入二进制数据中的一种数据的方式相比，可以减小存储元件的阈值电压的差别，从而可以实现读取速度更快的闪蒸EEPROM。
在本发明中，采用存储单元阵列的方案和电路结构，以使在存储元件的阈值电压为负值时也可以向存储元件内写入数据。
即，在本发明中，首先将存储元件的控制栅极设定为0V，将高电压加到存储元件的漏极或形成存储元件的半导体基板上。这样，利用隧道效应便从浮栅极向漏极或沟道区域发射电子。这时，由于存储元件的阈值电压成为负值也可以，所以，发射电子使所有的存储元件的阈值电压成为负值。然后，给存储元件的行线和指定数量的存储元件的漏极加上高电压，使存储元件流过隧道电流，从沟道区域向浮栅极注入电子，从而向存储元件写入二进制数据的一种数据。之后，将写入了数据的存储元件的行线设定为指定的值，与此同时，从多个写入了数据的存储元件同时读取数据。反复进行该数据的写入和数据的读取，当存储元件达到指定的阈值电压时，便停止写入。通常，将高电压加到漏极和控制栅极上以后，流过隧道电流并从沟道区域向浮栅极注入电子时，注入后的存储元件的阈值电压与加到控制栅极上的电压值成正比。即，如果加到控制栅极上的电压值高，电子就大量地注入浮栅极，注入后的阈值电压就增高。另一方面，如果加到控制栅极上的电压比该值低，向浮栅极注入的电子量就减少，于是注入后的阈值电压也降低。在本发明中，使加到存储元件的控制栅极上的电压为某一较低的数值，在该电压下向存储元件的浮栅极注入电子。所以，可以减小存储元件的阈值电压的差别，同时可以将存储元件的阈值电压控制为较小的正值。而且，注入后的读取也对少数存储元件进行，对这些存储元件，反复进行写入和读取，所以，可以进一步减小存储元件间的阈值电压的差别。当结束向所有的存储元件浮栅极注入电子，从而完成向所有的存储元件写入上述二进制数据的数据时，这次便将更高的高电压加到控制栅极上，并选择性地将高电压加到漏极上，向浮栅极注入电子，从而选择性地写入二进制数据的数据。这样，就与应写入的二进制数据对应地将数据写入所存的存储元件内。将第1次向浮栅极注入电子后的存储元件的阈值电压值设定得在控制栅极为0V的非选择状态时，使存储元件截止，在给控制栅极加上例如约5V的选择状态时，使存储元件导通。使第2次注入电子时控制栅极的电位高于第1次，可使注入电子后的存储元件的阈值电压提高到在被选择时不致导通的程度。这样，利用存储元件被选择时是导通还是截止而存储二进制数据中的一种数据和另一种数据。
下面，参照图13说明上述本发明的第4发明的实施例。图13是本实施例的闪蒸EEPROM的存储单元阵列的一个例子。图13(a)是平面图，图13(b)是沿A-A’线的剖面图，图13(c)是沿B-B’线的剖面图，图13(d)是沿C-C’线的剖面图，图13(e)是它的符号图。在与图33相同的地方标以相同的序号进行说明。1是行线，形成存储元件的控制栅极。2是浮栅极，3是沟道区域，4是栅极绝缘膜。5是例如用铝制成的列线。相邻的存储元件所共用的漏极6与列线5相连接。8是例如用铝制作的用于供给基准电位(例如接地电位)的配线，通过晶体管10在连接位置9与相邻的存储元件所共用的存储元件的源极7相连接。Sb是P型半导体基板。
在这样构成的本发明的第4发明的实施例中，由于存储元件的源极通过晶体管10与基准电位连接，所以，即使存储元件的阈值电压成为负值，列线的电位也不会下降。当向发射电子后阈值电压在为负值的存储元件注入电子时，对将存储元件的源极7夹在中间的相邻的两个存储元件同时进行。并且，对每个由同时注入电子的存储元件构成的组件设置配线8，该配线8和与该配线8连接的具有同时注入电子的存储元件的组件与其它组件由源极区域7分割开。由于晶体管10处于截止状态，所以，即使在存储元件阈值电压为匀值时行线为0V的非选择组件已导通，列线与和设定为基准电压的非选择的组件对应的配线8之间也不会形成电流通路。所以，电流通过同样导通的晶体管10流过行线设定为高电压的所选择的存储元件，从而向存储元件的浮栅极注入电子。即，在本发明中，由于同时向多个将源极7夹在中间的相邻配置的存储元件注入电子，所以，可以只使与这些同时注入电子的存储元件对应的晶体管10导通，从而可以只使所选择的存储元件与基准电位连接。如上所述，可以同时向将源极夹在中间的存储元件注入电子，也可以向与晶体管10对应的连接在同一行的存储元件的组件注入电子。
下面，参照图14更详细地说明本发明的第4发明的一个实施例。图14是与图13所示的结构等效的使用存储组件MB构成的存储装置。该存储组件MB是用点画线包围的在P型势阱上构成的。从端子VE向该P型势阱提供电压。该存储组件MB上的行线WL1，WL2，…，WLn与行译码器RD连接。该存储组件MB中的存储元件分割为多个组件B1，B2，…。各组件B1，B2，…中具有用于提供基准电位的晶体管串100A，100A，…。这些晶体管串100A，100A，…都与基准电位VS连接。各晶体管串100A具有多个晶体管100，100，…。各组件B1，B2，…中的列线5，5，…通过晶体管200，201，…都与节点N1连接。列译码器CD1的输出与这些晶体管200，201，…的栅极连接。上述节点N1，N1，…通过晶体管300，301，…都与节点N2连接。该节点N2与负载电路/读出放大器LCSA及数据输入电路DIN连接。数据Din从输入端IN输给该数据输入电路DIN。
在图14的装置中，当从存储元件的浮栅极发射电子时，将行线WL1-WLn设定为0V，向VE供给高电压，从而给P型势阱加上高电压。与此同时，在存储元件的浮栅极上积累的电子便从浮栅极向势阱发射。结果，所有的存储元件的阈值电压成为负值。然后，向这些阈值电压为负值的存储元件的浮栅极注入电子。该电子注入在调整供给控制栅极的电压值后向浮极极注入电子，以使存储元件在非选择时截止，被选择时导通。基准电位VS通过晶体管100供给存储元件，通过晶体管100供给的基准电位可以公用。例如，可以对与行线WL1，WL2连接的存储元件同时进行。这时，由列译码器CD1控制的晶体管200，201，…，200m同时导通。由列译码器CD2的输出控制的晶体管300，301，302，…只有其中被选择的1个晶体管导通，其余的非选择的晶体管均截止。这样，为了向存储元件的浮栅极注入电子，对于作为对象的存储元件的漏极，从数据输入电路DIN输入的高电压供给与晶体管100对应的组件B1，B2，…中所选择的1个。现在，假设选择组件B1，行线WL1，WL2设定为所选择的高电压。这时，与行线WL1，WL2连接的晶体管100(1)，100(2)导通，并且基准电位VS通过导通的晶体管100(1)，100(2)供给与行线WL1，WL2连接的存储元件的源极。借助从数据输入电路DIN输出的高电压，电流从数据输入电路DIN通过晶体管300、晶体管200，201，…，200m、存储元件、导通的晶体管100(1)，100(2)流入基准电位VS，从而向浮栅极注入电子。由于行线WL1，WL2设定为适当的高电压，所以，不会向浮栅极过量地注入电子，而只向浮栅极注入电子到由浮栅极与控制栅极的电容耦合、浮栅极与漏极的电容耦合、浮栅极与沟道的电容耦合、浮栅极与源极的电容耦合以及控制栅极和漏极的电位所决定的量值为止。所以，在电子注入达到饱和之前可以使该状态持续长时间，但是，为了缩短这时的电子注入时间，而将进行注入电子的时间设定得较短，并且每次都检查电子的注入量，只要在注入量达到适当的数量时就停止电子的注入，便可在短时间内完成注入。这种检查可以将进行电子注入的两条行线的电位设定为比进行正规读取的电位低的指定值，从存储元件进行数据的读取，并在进行电子注入的存储元件截止时停止。这种检查既可以对进行电子注入的多个存储元件同时进行，也可以对每1个存储元件进行。
非选择的行线例如WLn，WLn-1设定为0V。所以，与这两条行线连接的晶体管100(n)，100(n-1)截止，与行线WLn，WL(n-1)连接的存储元件的源极与基准电位VS断开。从而不会通过与非选择的行线连接的存储元件流出电流，所选择的存储元件的漏极电位不会降低。所以，可以有效地进行向浮栅极注入电子。
另外，在图14的实施例中，在各个存储组件B1，B2，…中，1条行线中只设了1个晶体管100，但是，并不限于1个，考虑到存储元件的源极一侧的电阻，最好是设定为最佳的个数。同样，在各个存储组件中，与1条行线连接的存储元件的数量也应设定为可以最有效地进行电子注入的数量。但是，这时，在各个存储组件中，如果减少与1条行线连接的存储元件的数量，可以提高电子注入的效率，但是如此则会反而使芯片尺寸加大，提高成本，所以，从成本的角度考虑，还是应设定为最佳的个数。
另外，如前所述，不必同时向与两条行线相关的存储元件注入电子，可以只将1条行线设定为高电压，而向与1条行线设定为高电压，而向与1条行线相关的存储元件进行电子注入。例如，假设选择行线WL1，设定为高电压，将其他非选择的行线WL2，…，WLn设定为0V，如前所述，不会通过行线WL2以外的非选择的行线流出电流。但是，由于行线WL1设定为高电压，所以，与行线WL1连接的晶体管100导通。于是，基准电位VS便提供给与行线WL1连接的存储元件的源极，并借此也将基准电位VS提供给与行线WL2连接的存储元件的源极。将高电压VE提供给P型势阱、从浮栅极发射电子后，存储元件的阈值电压成为负值。因此，电流通过与行线WL2连接的存储元件流入基准电位VS。但是，这时，由于行线WL2为0V，所以通过与行线WL2连接的存储元件流入基准电位VS的电流远远小于将行线WL2也设定为高电压即在同时将两条行线设定为高电压的情况下注入电子时流过与行线WL2连接的存储元件的电流。所以，只将1条行线设定为高电压，向存储元件的浮栅极注入电子也不必担心存储元件的漏极电压会下降。
这样，将所有的存储元件的阈值电压设定为使存储元件在非选择时截止、被选择时导通的数值，在写入二进制数据的一种数据后，选择性地逐个向存储元件写入二进制数据的另一种数据，向所有的存储元件内分别存储对应的二进制数据。这时，通常与熟知的旧有的NOR型EEPROM或者紫外线消去型的通常的EPROM一样，写入数据。即，进一步将1条所选择的行线设定为高电压，利用列译码器CD1使晶体管200，201，…，200m中的1个导通，利用列译码器CD2使晶体管300，301，302，…，中的1个导通，选择1条列线。并且，给位于所选择的行线与所选择的列线的交点处的存储元件的控制栅极和漏极上加上高电压，进一步向存储元件的浮栅极注入电子，使存储元件的阈值电压升高，直至被选时截止为止。这样，就选择性地将二进制数据的另一种数据写入各个存储元件。在本实施例中，将存储元件制作在P型势阱上，将P型势阱设定为高片压，从浮栅极发射电子，使存储元件的阈值电压成为负值。但是，也可以不使用势阱区域，像先有的情况那样，将存储元件的控制栅极(即行线)设定为0V，将高电压供给存储元件的漏极(即列线)使从浮栅极向漏极发射电子。或者将存储元件的漏极、源极以及制作该存储元件的半导体基板设定为0V，从行译码器向存储元件的控制栅极即行线供给负电压，从浮栅极向存储元件的漏极、源极以及基板发射电子，也可以作各种应用。
图15(a)，(b)是从上述存储元件的浮栅极发射电子时使用的用于发生电压VE的最佳的不同电路的示例。例如，通过约100A的极薄的栅极绝缘膜利用隧道效应向浮栅极注入电子或从浮栅极发射电子时，必须在栅极绝缘膜上加上足以产生隧道效应的电场，但是，如所周知，如果急剧地将强电场加到栅极绝缘膜上，将加速栅极绝缘膜的劣化变质。所以，在向浮栅极注入电子时应逐渐地提高加到控制栅极上的电压。另外，在从浮栅极发射电子时，也应逐渐地提高加到势阱上的电压VE。图15(a)，(b)是用于发生上述电压VE的最佳的电路例子。
首先，在图15(a)中，具有晶体管T1-T6的电平移位电路500与加上了信号E的输入端IN连接。该电路500是和从图10所示的电路图中省掉晶体管T3及T8的电路结构相同的电路，该电路500是用于将电源VC(例如5V)电平的信号进行电平移位为高电压VP电平的信号的电路。N型沟道晶体管402、P型沟道晶体管403、P型沟道晶体管410和N型沟道晶体管411的栅极与该电路500的输出部的节点N1连接。晶体管403，402串联连接在高电压VP与接地电位之间。N型沟道耗尽型晶体管401、P型沟道晶体管400串联连接在晶体管403和402的连接点即节点N2与高电压VP之间。晶体管401的栅极与节点N2连接。晶体管400的栅极与晶体管401及400的连接点即节点N3连接。该节点N3与P型沟道晶体管405的栅极连接。该晶体管405和N型沟道晶体管406串联连接在高电压VP与接地电位之间。另一方面，上述晶体管410，411串联连接在高电压VP与接地电位之间。N型沟道耗尽型晶体管407、N型沟道晶体管408、N型沟道晶体管409串联连接在晶体管410和411的连接点即节点N5与接地电位之间。晶体管407，408的栅极与这两个晶体管的连接点即节点N6连接。该节点N6与上述晶体管406的栅极连接。连接在电源VC与接地电位之间的反相器I2的输出端与晶体管409的栅极连接。连接在电源VC与接地电位之间的反相器I1的输出端与反相器I2的输入端连接，反相器I1的输入端与节点N4连接。该节点N4是晶体管405与406的连接点，输出电压VE。从浮栅极发射电子时，将供给输入端IN的信号E设定为逻辑“1”。信号E通过电路500进行电平移位，移位为高电压VP电平的信号。即，当信号E为逻辑“1”时，节点N1成为经过电平移位的逻辑“1”，作为电压VP而输出。所以，晶体管402导通，晶体管403截止。即，电流通过晶体管400，401，402从电压VP向接地电位流动。该电流值由耗尽型N型沟道晶体管401决定，流过栅极与栅极和漏极相连接的P型沟道晶体管400的漏极相连接的晶体管405的电流，取决于流过晶体管400的电流。晶体管400和晶体管405构成电流密勒电路，流过晶体管405的电流由晶体管405与晶体管400的晶体管尺寸之比所决定。即，利用晶体管405充电的VE的电位上升速度，可以通过调整流过晶体管401的电流来调整。同样，使VE放电时，通过调整流过晶体管407的电流可以改变流过晶体管406的电流，于是，利用晶体管407的尺寸可以任意调整VE的放电速度。
信号E成为逻辑“0”，使VE放电时，节点N1成为逻辑“0”，晶体管411截止，晶体管410导通。VE充电时，该VE通过反相器I1和反相器I2传送到晶体管409的栅极，使晶体管409导通。于是，通过晶体管410，407，408，409形成从高电压VP到接地电位的电流通路。当VE放电到指定的电位以下时，反相器I1检测到该状态时，就使其输出成为逻辑“1”。与此同时，反相器I2使其输出成为逻辑“0”，从而使晶体管409截止。所以，当VE下降到指定的电位以下时，通过晶体管410、407、408、409的电流通路消失，晶体管406的栅极通过晶体管410、407充电到VP，VE放电到接地电位。
当VP是从外部供给的电源时，可以认为电流的供给能力是很大的。所以，即使电流通过晶体管410、407、408、409流动，VP也不会发生电压降低。但是，利用VC在芯片内部产生高电压VP时，电流的供给能较小。所以，流过上述电流通路的电流将引起VP电位降低，从而有可能得不到充够的高电压。
其次，图15(b)是对于在芯片内部发生高电压并利用该高电压向浮栅极注入电子和从浮栅极发射电子的类型，最佳的用于发生VE的电路例子。图15(b)的电路与图15(a)的电路不同的地方是省去了晶体管T400，T401，将节点N2直接与晶体管405的栅极连接，将晶体管410的源极与VC连接，取代电源VP。其他结构相同。在该电路中，内部发生的VP，由内部升压电位发生电路所决定的电压升高速度慢，所以，不必利用图15(a)所示的晶体管400，401调整电位的升高速度。从而可以省去晶体管400，401。于是，就没有通过这两个晶体管流出的电流。另外，在图15(a)中，将晶体管410的源极与VP连接，但是，在图15(b)中，改变为将它与VC连接，所以，晶体管410、407、408、409的电流通路便处于VC与接地电位之间，没有了电流从VP流出的通路。所以，可以充分利用由芯片内部的电压提升电路发生的内部高电压。
图16是行译码器电路的一个例示子。晶体管T0-T4串联连接在电源SW与接地电位之间。P型沟道晶体管T0的栅极接地。地址A输入N型沟道晶体管T1-T3的栅极。信号/E输入N型沟道晶体管T4的栅极。晶体管T0，T1的连接点即节点N1分别与P型沟道晶体管T5及N型沟道晶体管T6的栅极连接。这两个晶体管T5，T6连接在电源SW与接地电位之间，从晶体管T5，T6的连接点即节点N2输出译码信号。从浮栅极发射电子时，信号/E成为逻辑“0”，将所有的行线WL设定为逻辑“0”，即0V。
图17是用于发生图16所示的行译码器电路的电源SW的电路的一个例子。图中各节点的信号波形示于图18。
由图17可知，该电路将电阻R1，R2和N型沟道晶体管707串联连接在电源电位VC与接地电位之间。信号CE加到晶体管707的栅极上。P型沟道晶体管708、P型沟道晶体管704、N型沟道晶体管705、N型沟道晶体管703串联连接在电源电位VC与接地电位之间。信号V加在晶体管708的栅极上。晶体管704的栅极与上述电阻R1，R2的连接点即节点N1连接。信号/R加到晶体管705的栅极上。晶体管703的栅极与其源极连接。P型沟道晶体管710和N型沟道耗尽型晶体管711串联连接在电源电位VC与上述晶体管704，705的连接点即节点N2之间。信号/R，R分别加到晶体管710，711的栅极上。N型沟道晶体管700-702连接在高压电源电位VP与节点N2之间。信号W1加到晶体管700的栅极上。晶体管710，702的栅极分别与其漏极连接。N型沟道晶体管712连接在高压电源电位VP与节点N2之间。并且，从节点N2得到电源SW。
由图18可知，在从存储元件的浮栅极发射电子的期间T1中，分别将信号/E设定为逻辑“0”，将信号R设定为逻辑“1”，将信号/R设定为逻辑“0”。这时，在电源SW出现VC的电位，由该电位VC使行译码器电路动作。
向浮栅极注入电子，达到使存储元件在非选择时截止、被选择时导通的阈值电压，从而使所有的存储元件都在一侧存储二进制数据时，分别将信号/E设定为逻辑“1”，将信号W1设定为逻辑“1”，将信号R设定为逻辑“0”，将信号/R设定为逻辑“1”。与该信号W1的逻辑“1”对应的电位是VP或者只比该VP高出1个N型沟道增强型晶体管的阈值电压的数值。信号W1为VP电位时，电源SW的电位成为只比VP低N型沟道增强型晶体管700，701，702的阈值电压之和的数值。该SW的电位设定为满足上述存储元件的阈值电压条件的数值。如前所述，将该期间为短时间，顺序反复进行存储元件的阈值电压检查和电子注入时，使信号V回到逻辑“1”(期间T3，T5)、使信号W1回到逻辑“0”后进行。信号CE在芯片为选择状态时是逻辑“1”，晶体管704的栅极电位由电阻R1与电阻R2之间比决定，SW的电位设定为只比电阻R1与电阻R2的连接点即节点N1的电位低1个N型沟道晶体管的阈值电压的电位。该电位SW供给所选择的存储元件的控制栅极，只要将使存储元件截止就可以了。
另外，期间T6是向存储元件的浮栅极注入电子直至上升到被选择时截止的阈值电压的期间。这时，信号W2设定为逻辑“1”，即设定为只比VP高1个N型沟道增强型晶体管的阈值电压量的数值。这时，SW直接输出VP电位，为了使被选择时截止，向浮栅极注入足够的电子。
期间T7，是通常的读取模式，将信号R设定为逻辑“1”，将信号/R设定为逻辑“0”，从SW输出VC。在期T2-T6，信号/R成为逻辑“1”，图17的晶体管705导通，SW通过晶体管703放电。这两个晶体管705，703是为了防止SW成为悬浮电状态而设置的，也可以省略。
图19是本发明的数据输入电路DIN的一个示例。
输入数据Din的输入端IN与P型沟道晶体管811和N型沟道晶体管812的栅极连接。这两个晶体管811，812串联连接在电源电位VC与接地电位之间。这两个晶体管811，812的连接点即节点N1与P型沟道晶体管813和N型沟道晶体管814的栅极连接。这两个晶体管813，814和N型沟道晶体管815串联连接电源电位VC与接地电位之间。信号W1加到晶体管815的栅极上。晶体管813，814的连接点即节点N2通过N型沟道晶体管818与节点N3连接。晶体管818的栅极与电源电位VC连接。P型沟道晶体管817连接在电源电位VC与节点N2之间，信号W1加到其栅极上。另外，P型沟道晶体管819连接在电源电位VC与节点N3之间，它的栅极与节点N4连接。节点N3与P型沟道晶体管821和N型沟道晶体管822的栅极连接，这两个晶体管821，822串联连接在电源电位VP(或VC)与接地电位之间。这两个晶体管821，822的连接点与节点N4连接。
另外，上述节点N1与P型沟道晶体管823和N型沟道晶体管824的栅极连接。这两个晶体管823，824和N型沟道晶体管825串联连接在电源电位VC与接地电位之间。信号W2加到晶体管825的栅极上。晶体管823，824的连接点即节点N7通过N型沟道晶体管828与节点8连接。晶体管828的栅极与电源电位VC连接。信号W2加在其栅极上的P型沟道晶体管827连接在电源电位VC与节点N7之间。P型沟道晶体管829连接在电源电位VP(或VC)与节点N8之间。节点N9与晶体管829的栅极连接。上述节点N8与P型沟道晶体管831和N型沟道晶体管832的栅极连接。这两个晶体管831，832串联连接在电源电位VP(或VC)与接地电位之间。这两个晶体管831，832的连接点与上述节点N9连接。该节点N9与N型沟道晶体管800的栅极连接。晶体管800连接在电源电位VP(或VC)与节点N10之间。N型沟道晶体管801连接在电源电位VP(或VC)与节点N10之间。节点N4与晶体管801的栅极连接。节点N10与图14的节点N2对应，从该节点N10向存储元件传送数据。
在上述电路中，向浮栅极注入电子时，由于浮栅极的电位也可以低于控制栅极的电位，所以，加到存储元件的漏极上的电压也可以不是VP而是VC。向浮栅极注入电子，在其一侧存储二进制数据时，由于同时向多个存储元件注入电子，所以，流过更多的电流。于是，在本实施例中，不论是在一侧写入二进制数据时还是在另一侧写入数据，都需要改变用于向存储元件的漏极加电压的晶体管。也就是说，要使在一侧写入二进制数据中时使用的晶体管的电流供给能力大于在另一侧写入二进制数据时使用的晶体管的电流供给能力大。更详细地说，就是选择多个存储元件在其一侧写入二进制数据时，将输入Din设定为逻辑“0”，将信号W1设定为逻辑“1”。这时，晶体管801导通，将电压加到存储元件的漏极上。但是，要在另一侧写入二进制数据时，就要将输入Din设定为逻辑“0”，将信号W2设定为逻辑“1”，使晶体管800导通，将电压加到存储元件的漏极上。如上所述，将晶体管801的电流供给能力设定得大于晶体管800的电流供给能力，使向多个存储元件的浮栅极注入电子时保持足够高的存储元件的漏极电压。
如上所述，按照本发明的实施例，是在从存储元件的浮栅极发射电子使存储元件的阈值电压成为负值后，利用向存储元件的浮栅极注入电子的办法向所有的存储元件的浮栅极注入电子来存储二进制数据中的，所以，可以将存储元件的阈值电压差别幅度抑制小，从而可以提高存储元件的读取速度。
下面，说明本发明的第5发明的实施例。本实施例是为了防止因设置自锁电路而增大芯片尺寸而构成的。
下面，说明本发明的第5发明的实施例。本实施例是为了防止因设置自锁电路而增大芯片尺寸而构成的。
在参照

本发明的第5发明的实施例之前，先简要地说明一下本发明的第5发明。
本发明是根据利用隧道电流向上述EEPROM的存储元件进行数据的写入，并借此在向浮栅极注入电子时或者从浮栅极发射电子时几乎不消耗电流而提出的。
在先有的EEPROM中，如前所述，将上述自锁电路与存储单元阵列相邻地设置。所以，必须在存储元件的间距中设置各个自锁电路。于是，反过来便受到图案设计的制约，从而使图案的面积增大。在本第5发明中，通过将自锁电路设置在远离存储单元阵列的地方，可以自由地进行自锁电路的设计，从而可以有效地利用芯片的空亲位置。这样，便可使芯片尺寸比旧有的小。
下面，参照图20说明本发明的第5发明的一个实施例。
由图20可知，用于选择该行的行译码器RD与存储单元阵列MCA连接。存储单元阵列MCA的各列线15通过列选通晶体管C1，C2，…与节点N1连接。各晶体管C1，C2，…由从第1列译码器CD1输出的译码信号h1，h2，…选择性地控制导通/截止。节点N1通过信号(R)/(/P)加在其栅极上的晶体管Q2与负载电路LC连接。该负载电路LC与读出计大器SA连接。另外，上述节点N1通过信号(/R)/(P)加到其栅极上的晶体管Q1与节点N2连接。输入数据Din通过自锁电路输给节点N2。从第2列译码器CD2输出的译码信号h1’，h2’，…以及信号P输给这些自锁电路L，L，…。在本实施例中，向存储元件写入的数据由自锁电路L，L，…闩锁。这些自锁电路L，L设置与存储单元阵列MCA不同的地方。向同一行的存储元件写入的数据与第2列译码器CD2的输出h1’，h2’，…对应地按每个地址闩锁在自锁电路L，L，…内。然后，将信号(/R)/(P)设定为高电位，使晶体管Q1导通。由第1列译码器CD1的输出顺序使列选通晶体管C1，C2，…导通。并且，利用第2列译码器CD2控制自锁电路L，L，…。这样，就从自锁电路L，L，…向各存储单元阵列传送数据。各列线15根据自锁电路L输出的数据充电到高电压或者放电。利用充电到的电位，从存储元件的浮栅极发射电子。充电到的电位通过P-N结的泄放电流等逐渐地放电，电位逐渐下降。所以，每隔一定的期间，便利用第1列译码器CD1和第2列译码器CD2顺序使列选通晶体管C1，C2，…导通，将从自锁电路L，L，…输出的数据向对应的列线传送。这样，就不必与存储单元阵列MCA相邻地在各列中设置自锁电路，可以将自锁电路L，L，…输出的数据向对应的列线传送。这样，就不必与存储单元阵列MCA相邻地在各列中设置自锁电路，可以将自锁电路L，L，…设在任意的位置，从而可以减小自锁电路在芯片上所占的面积。图20所示的晶体管Q1，Q2，C1-Cm是N型沟道晶体管。
图23示出了各信号的波形。写入数据时，将信号(/R)/(P)设定为高电压(逻辑“1”)。(t1)第2列译码器CD2的输出h1’，h2’，…，hm’为逻辑“1”时，将输入的数据Din闩锁在自锁电路L，L，…内(t2，t3，t4，…)。这时，将所有的存储元件的栅极(即VCG)设定为高电压，向所有的存储元件的浮栅极注入电子(t1)。结束电子注入时，将VCG设定为0V，准备下一次的电子发射。然后，顺序将信号h1’，h2’，…，hm’和信号h1，h2，…，hm设定为高电压(逻辑“1”)，信号P为逻辑“1”时，将闩锁的数据向对应的列线传送(t2’，t3’，t4’)。列线15与闩锁的数据对应地，取设定为高电压的状态或进仍然是0V的状态。与设定为高电压的列线连接的所选择的存储元件，仍然向浮栅极注入电子。这样，便可写入数据。
图21是本发明的第5发明的另一个实施例。本实施例与图20所示的实施例不同的是各列线15中通过N型沟道晶体管Q3边接着电容C，除此之外，与图20相同。信号/R/P加到晶体管Q3的栅极上。
写入数据时，传送了自锁电路L输出的数据后，列选通晶体管C1，C2，…导通。于是，各列线15便处于电悬浮状态。所以，为了尽可能长时间保持从自锁电路L传送来的数据，设置了电容。读取数据时，使晶体管Q3截止。所以，该电容C不影响数据的读取速度。
图22是本发明的第5发明的另一个实施例。在图22的例子中，省略了图21中的自锁电路。在图20和图21中，写入用的数据，暂时闩锁到自锁电路L内后再写入。与此相反，在图22的例中，未充置自锁电路L，将输入数据Din直接向各列线15传送。即，为了将数据写入与各列对应的存储元件内，顺序供给输入数据，顺序使列选通晶体管C1，C2，…导通，从而将数据传送给列线15。
图24是图22所示的非易失性半导体存储器的各信号的波形。
由图24可知，写入数据时，将信号(/R)/(P)设定为高电压(逻辑“1”)，将信号(R)/(1P设定为逻辑“0”(t1)，然后，将所有的存储元件的栅极(即VCG)设定为高电压，向所有的存储元件的浮栅极注入电子。当结束该电子注入时，将VCG设定为0V，准备进行下一次的电子发射(t2)，将信号h1，h2，…，hm顺序设定为高电压(逻辑“1”)，将输入的数据向对应的列线传送(t3-tm)，列线15与输入的数据对应地，取设定为高电压的状态或者仍然是0V的状态。与设定为高电压的列线15连接的所选择的存储元件从其浮栅极发射电子，与0V的列线15连接的所选择的存储元件仍然向浮栅极注入电子。这样，便可写入数据。
图25是本发明的另一个实施例，与图22的实施例一样，不使用自锁电路L，与图22的实施例相比增加了电路CIR。
即，在图25中，电路CIR在高压电源电位VP与节点N300之间连接着信号/Φ加在其栅极上的P型沟道晶体管901。P型沟道晶体管902与N型沟道晶体管903的串联电路和P型沟道晶体管904与N型沟道晶体管905的串联电路并联连接在节点N300与节点N400之间。信号Φ1加到其栅极上的晶体管907连接在节点N400与接地电位之间。节点N200与晶体管902，903的连接点以及晶体管904，905的栅极连接。节点N100与晶体管904，905的连接点以及晶体管902，903的栅极连接。P型沟道晶体管911和N型沟道晶体管912相互并联连接在节点N100与N200之间。信号/Φ2和信号Φ2分别加到晶体管911和912的栅极上。节点N100是在高压电源电位VP与接地电位之间串联连接的电阻R1，R2的连接点。节点N200是数据输入电路DIC的输出端。
在图22的实施例中，为了防止由于列线15的泄放电流等引起电位降低，必须多次输入数据，但是，与此相反，在图25的实施例中，通过设置电路CIR，可以检测列线15的电位并再次放大。所以，一次即可完成数据的输入。
图26，图27是各信号的波形。与图22的情况一样，写入数据时，将信号(/R)/(P)设定为高电压(逻辑“1”)，将信号(R)/(/P)设定为逻辑“0”(t1)。然后，将所有的存储元件的栅极即VCG设定为高电压，向所有的存储元件的浮栅极注入电子(t1)。当该电子注入结束时，将VCG设定为0V，准备下一次的电子发射(t2)，将列译码器CD1输出的信号h1，h2，…，hm顺序设定为高电压(逻辑“1”)，将输入的数据向对应的列线传送(t3-tm)。列线15与输入的数据对应地，取设定为高电压的状态或者仍然是0V的状态。与设定为高电压的列线15连接的所选择的存储元件从其浮栅极发射电子，与0V的列线连接的所选择的存储元件仍然向浮栅极注入电子。
电路CIR对节点N100与节点N200的电压进行比较，并根据其结果，放大节点N200的电位。节点N100的电位可从电阻R1与R2的连接点得到，取节点N200的高电位电平与低电位电平之间的值。由晶体管902-905构成的一种触发器FF连接在节点N100与节点N200之间，该触发器FF放大节点N200的电位。图27是为了便于理解将图23所示的信号Φ1，Φ2、列译码器CD1的输出h1，h2的关系放大后的图，同时示出了节点N100、N200和列线15的电位状态。如图27所示如果信号Φ2成为逻辑“1”，则节点N100与节点N200相连接，N100和N200的电位基本上相等(t11)。然后，由列译码器CD1选择列线15，所选择的列线15的电位出现点N200。如果所选择的列线15充电到高电位，节点N200的电位便升高(t12)。此后将信号Φ1设定为逻辑“1”，从而将触发器FF激活(t13)。由于节点N200的电位高于节点N100的电位，所以，触发器FF将节点N200升高到高电压VP，使节点N100基本上等于0V。另一方面，如果所选择的列线为0V，则节点N200的电位将下降，降到低于节点N100的电位(t14)，所以，当信号Φ1成为逻辑“1”时，触发器FF使节点N200的电位放电到0V(t15)，这样，在图25的实施例中，选择列线15后，随时监测所选择的列线15的电位，并再次放大到原来的电位，所以，不需要自锁电路L。如果芯片的尺寸有裕量，可以对每条列线设置这样的电路CIR，就可以同时放大全部列线，那样，不需要用列译码器对每条列线进行控制了。
如上所述，按照本发明的第5发明的实施例，以利用隧道效应进行从浮栅极发射电子和向浮栅极注入电子为基点，对数据进行编程时，在存储元件中几乎不消耗电流，所以，可将数据自锁电路制作到离开存储单元阵列的任意位置，从而可以提供缩小芯片尺寸的非易失性半导体存储器。
另外，按照本发明的第5发明的实施例，随时监测列线15的电位，并放大该电位，使列线15的电位不降低，所以，不必特别设置自锁电路，从而可以实现使芯片尺寸进一步减小的非易失性半导体存储器。
本发明不限于具有实施例所示的存储元件的非易失性半导体存储器，只要是可以利用隧道效应向浮栅极注入电子和从浮栅极发射电子的元件都可以使用。本发明涉及将数据向存储元件内写入时列线的电位的控制，与数据的写入方法无关，所以，只要是利用列线的电位进行从存储元件的浮栅极发射电子或者向存储元件的浮栅极注入电子，不论是何种装置都可以应用。例如，对于存储元件为NAND型的EEPROM也可以使用。这时，开始，先使所有的存储元件的浮栅极发射电子，从而使所有的存储元件的阈值电压成为负值，然后，对进行电子注入的，将列线设定为0V，不进行电子注入的，将不会产生隧道效应的适当的电压V3供给列线。这时，最好供给触发器FF的电源也是V3。这样，只要对向列线提供电压的方法进行各种改变，就可以应用于任何装置。
另外，在本发明权利要求范围内的各结构元件上标出的图上的参考符号，是为了容易理解本发明而标注的，并不是将本发明的技术范围限于附图所示的实施例。
如上所述，按照本发明的第1发明，可以使构成各存储单元束的存储元件中与数量多的一种二进制数(“0”数据或“1”数据)对应的存储元件的阈值电压成为负值，使流过存储单元束的电流增多，从而可以提高读取速度。
按照本发明的第2发明，至少相邻的两个存储单元束可以共用1条列线，从而可以减小存储元件束与列线的连接部在存储单元阵列中所占的面积的比例，并且，减少列线后也使配线减少，从而可以提高成品率。
按照本发明的第3发明，在数据编程中，向浮栅极注入电子使各存储元件的阈值电压减小，从而可以实现读取速度的高速化。
按照本发明的第4发明，是在从存储元件的浮栅极发射电子使其阈值电压变为负值后，向存储元件的浮栅极注入电子，借以在一侧存储二进制数据，所以，可以减小存储元件的阈值电压的差别，从而可以提高读取速度。
按照本发明的第5发明，可将数据自锁电路制作在离开存储元单阵列的任意位置，从而可以缩小芯片尺寸。
权利要求
1.一种非易失性半导体存储器，其特征为具有存储单元件组件、选择晶体管、开关元件和位检查晶体管；存储单元组是将多个由具有浮栅极的晶体管构成的存储元件串联连接而成，上述各存储元件不论是向上述浮栅极注入电子的第1状态还是从上述浮栅极发射电子的第2状态都在上述存储元件的一侧存储二进制数据中；选择晶体管与该存储单元组件的一端串联连接，用于选择上述存储单元组件；开关元件与上述各存储单元组件的另一端连接；位检查晶体管设在上述存储单元组件中，与上述存储元件串联连接，用地决定所对应的上述存储单元组件束中的上述存储元件向上述浮栅极注入电子的存储元件与从上述浮栅极发射电子的存储元件的逻辑状态。
2.一种非易失性半导体存储器，具有存储单元组件、选择晶体管、第1行线、列线、存储组件、第2行线、第3行线和开关元件。存储单元组件是多个由具有浮栅极的晶体管构成的存储元件串联连接而成;选择晶体管与该存储单元组件的一端串联连接，用于选择上述各存储单元组件;第1行线与由排列成矩阵状的上述存储单元组件和上述选择晶体管构成的存储组件中的同一行的上述存储元件连接;上述存储组件由与上述各列线连接的至少相邻的2个上述存储元件和上述选择晶体管构成;第2行线与该相邻的存储组件中一方的上述选择晶体管连接，第3行线与另一方向的上述选择晶体管连接;开关元件连接在上述各存储单元组件的另一端与基准电位之间。该非易失性半导体存储器的数据编程方法的特征是在向上述非易失性半导体存储器中的存储元件内进行数据编程时，通过使上述开关元件成为截止状态，将所选择的上述第1行线设定为第1电位，将非选择的上述第1行线设定为比上述第1电位低的第2电位，将上述第2行线和第3行线设定为上述第1电位，将上述列线设定为比上述第1电位低的第3电位，由该第3电位向上述存储元件束充电，然后，使上述第2或第3行线中未进行选择的上述选择晶体管成为截止状态，最后，与向上述存储元件编程的数据对应地，通过将上述列线设定为上述第3电位或0V，将数据向上述存储元件内编程。
3.一种非易失性半导体存储器，其特征为具有存储单元组件、选择晶体管、行线和编程元件的非易失性半导体存储器中，还具有编程电压供压元件。存储单元组件是将多个由具有浮栅极和控制栅极的晶体管构成的存储元件连接而成;选择晶体管与该存储单元组件串联连接，用于选择上述存储单元组件;行线用于连接在排列成矩阵状的上述选择晶体管和上述存储元件中在同一行的上述存储元件的控制栅极;编程元件通过将编程电压加到该行线上而向上述浮栅极注入电子，从而将数据向上述存储元件内编程。编程电压供给元件在上述编程的过程中，顺序反复进行电子注入和电子注入量的检查，使加到上述行线上的编程电压比在进行上述反复时前次所加的上述编程电压高。
4.一种非易失性半导体存储器，其特征为具有行线、存储元件、列线、晶体管、数据消除元件、第1写入元件和第2写入元件。存储元件由具有浮栅极和控制栅极的晶体管构成，由上述行线选择性地驱动，不论浮栅极中是什么样的电子状态，都能存储二进制数据;列线与存储元件的一端连接;晶体管连接在上述存储元件的另一端与基准电位之间，栅极与上述行线连接;数据消除元件用于使从上述存储元件的浮栅极发射电子;第1写入元件在上述存储元件被选择时导通、非选择时截止，从而向上述存储元件的浮栅极注入电子，于是向上述存储元件的一侧存储二进制数据;第2写入元件在上述存储元件被选择时和非选择时均截止，从而向上述存储元件的浮栅极注入电子，于是向上述存储元件的另一侧存储二进制数据。
5.一种非易失性半导体存储器，其特征为具有行线、存储元件、列线、晶体管、数据消除元件、第1写入元件和第2写入元件。存储元件由上述行线选择性地驱动，不论浮栅极中是什么样的电子状态，都能存储二进制数据中，它是由具有浮栅极、控制栅极、漏极和源极的晶体管构成的，在列方向顺序相序的2个晶体管相互共用漏极和源极，在行方向并列的晶体管的源极分别与源极共同的连接点相连接;列线与上述存储元件的各列对应地设置，分别与对应的各列的上述存储元件的漏极连接;晶体管分别连接在上述各源极共同连接点与基准电位之间，各栅极与对应的上述各行线连接;数据消除元件用于使从上述存储元件的浮栅极发射电子;第1写入元件在上述存储元件被选择时导通、非选择时截止，从而向上述存储元件的浮栅极注入电子，于是向上述存储元件的一侧存储二进制数据;第2写入元件在上述存储元件被选择时和非选择时都截止，从而向上述存储元件的浮栅极注入电子，于是向上述存储元件的另一侧存储二进制数据。
6.按权利要求5所述的非易失性半导体存储器的特征在于利用上述第1写入元件向上述浮栅极的电子注入，将所选择的上述行线设定的第1电压、并且对与上述选择的行线连接的多个存储元件同时进行。
7.按权利要求5所述的非易失性半导体存储器，其特征在于利用上述第1写入元件向上述浮栅极的电子注入对于与上述相邻的行线连接并且源极相连接的多个上述存储元件同时进行。
8.按权利要求6或7所述的非易失性半导体存储器，其特征为利用上述第1写入元件将电子注入上述浮栅极后，通过将与包含浮栅极注入了电子的存储元件在内的上述源极相连接的多个上述存储元件相邻的行线设定为指定的电压而进行选择，并具有从上述源极相连接的多个上述存储元件同时读取数据的数据读取元件。
9.一种非易失性半导体存储器，其特征为具有行线、存储元件、列线、列译码器、列选通晶体管和数据编程元件。存储元件由行线选择性地驱动;列线与存储元件连接;列选通晶体管的一端与上述列线连接，利用列译码器进行开关控制，对上述列线进行选择;数据编程元件用于使上述列选通晶体管导通后向上述列线供给与应向上述存储元件编程的数据对应的电压，然后使上述列选通晶体管截止，并使上述列线保持上述电源，从而利用该保持电压将数据向上述存储元件内编程，以及将数据向与上述选通晶体管的另一端连接的上述存储元件内编程。
10.按权利要求9所述的非易失性半导体存储器，其特征为上述编程元件包含自锁电路，将向上述存储元件内编程的数据存储到该自锁电路内，利用该存储的数据向上述列线供给电位。
11.按权利要求9所述的非易失性半导体存储器，其特征为上述编程元件包含随时监测上述列线的电位，并顺序放大各上述列线的电位，防止列线的电位变化的放大电路。
全文摘要
在本发明非易失性半导体存储器中，读取时可以得到流过存储元件的大电流，减少列线的数量、均衡地向各存储元件的浮栅极注入电子从而减小阈值电压的差异，以及均衡地从各存储元件的浮栅极发射电子从而使阈值电压大致一致，此外，可以防止因自锁电路而造成芯片尺寸增大。在本发明中，先由浮栅极发射电子，然后再向浮栅极注入电子，就可以在一侧存储二进制数据。在离开存储单元阵列的任意位置形成数据自锁电路。
文档编号G11C16/02GK1105145SQ9411572
公开日1995年7月12日 申请日期1994年8月26日 优先权日1993年8月27日
发明者岩桥弘 申请人:株式会社东芝, 东芝微电子株式会社