专利名称：半导体存储装置及其驱动方法
技术领域：
本发明涉及半导体存储装置，尤其涉及半导体存储装置中，存储单元的再写入处理操作及存储单元的不良补救处理操作。
在半导体存储装置中，当检测出有缺陷的存储单元时，有效率的选择代替该存储单元的适宜的冗余单元，根据在冗余存储单元存储的应该存储于该存储单元的信息，回避上述缺陷，关于提高半导体存储装置的成品率，到目前为止有众多的方案。
例如，在日本专利特开平3-104096号公报中，公开了如下的半导体存储装置多输出位同时回避失效，提高冗余时的位补救效果，以提高半导体存储装置的可靠性为目的，对应多个单元阵列和多个读出放大器阵列、多个单元阵列设置的行选择电路，在由共用多个读出放大器的列选择电路组成的m位输入输出构成的半导体存储装置中，将该读出放大器阵列以及单元阵列分别分割成m个组，在每个组配置冗余用的读出放大器以及冗余用的单元阵列，和同时也将该列选择电路分割成m个组，每隔各组设置冗用的列选择部。
又在日本专利特开平5-258591号公报中，公开了如下方法，即，在各存储阵列块，配备冗余字线地址比较电路/冗余译码器电路，对包括缺陷存储单元的存储阵列块以外的任意的存储阵列块配备的地址比较电路，连接缺陷存储单元字线的编程地址，通过将包括缺陷字线编程的地址比较电路的存储阵列块的冗余字线，进行置换缺陷补救的方法。
但是，到现在为止，包括上述的已有技术，在开发的许多本领域中的技术中，即使实行读出/写入等的运行操作的情况，还有，即使称为刷新的再写入操作是在需要的半导体存储装置中实行该操作的情况，由于选择一条字线为基本，也不能选择有效率的冗余电路，而且，由于伴随存储单元阵列的增大，连接列选择线的字线数也增大，该列选择线的负载容量变大，在增加消耗电流的同时，产生处理速度降低的问题。
因此，希望发明一种在短时间内，能有效率的变换处理冗余电路的半导体存储装置。
作为其中之一的具体实施例，建议一种具有图4及图5所示那样构成的同步DRAM半导体存储装置。
即，由图4及图5的电路构成中理解的那样，该半导体存储装置是由多个存储单元阵列块(例如MAR0～MAR3)构成，每个存储单元阵列用主字线和附属其的2根副字线构成，同时，连接各副字线的多个存储单元分别在该副字线的组内连接同一读出放大器的同一位线，而且，在邻接的其他副字线的组间，交互连接同一读出放大器的别的位线。
下面，参照图4至图7，说明上述半导体存储装置的详细构成。
即，图4是表示上述的已有的同步DRAM的一例的框图，图5是表示图4中存储单元阵列MAR0～3的构成一例的框图。
又，图6是表示图5中的副字线驱动器SWD的一构成例的电路图，图7表示图4中的置换行地址比较电路RED的一构成例的电路图。
还有，在本具体例的说明中，为了方便起见，在该同步DRAM半导体存储装置中的该存储单元阵列是用4个构成，同样，使更新指令输入时被激活的该存储单元数是作为在激活指令输入时被激活的存储单元数的4倍说明的。
并且，在输入更新指令时，以一根根个别激活来说明全部的存储单元阵列MAR0～3内的主字线M00～M17。
图4中，存储单元阵列MAR0～3分别是包括多个存储单元的存储单元阵列，存储单元阵列MAR0～3分别独立动作。图5表示存储单元阵列MAR0～3的构成。
下面，具体说明各存储单元阵列的构成。
也就是，图4中的XD00～XD17是主字线译码器，由内部行地址信号XI的一部分选择，驱动各主字线M00～M17。
另外，RAD00～11是电源线驱动电路，由内部行地址信号的一部分选择，向电源供给线RAI00～11供给电源。
另一方面，SWD是副字线驱动电路，在选择连接的主字线M00～M17及电源供给线RAI00～11的双方时，分别驱动副字线S0000～S1007，至少在不选择任何一方的情况下，不激活。
而且，RXD0～7是冗余主字线驱动器，由置换行地址比较电路输出的置换判定信号REBL来选择，分别驱动冗余主字线RM0～RM7。
RSWD是冗余副字线驱动电路，在连接冗余主字线RXD0～7及电源供给线RAI00～11的双方被选择的情况下，分别驱动冗余副字线RS00～RS17，至少在不选择任何一方的情况下，不激活。
图6表示副字线驱动电路SWD的电路的一例。主字线M00连接多个晶体管的源极电极，而且这些晶体管的栅极电极分别连接各不同的电源供给线RAI00～11。
各副字线驱动电路SWD共用同一电源供给线。因此，对于主字线连接副字线驱动电路SWD列数的SWD,RAI配线连接副字线驱动电路SWD列内的全部的副字线驱动电路SWD。
还有，RAIB配线是电源供给线RAI配线的相补信号，由RAD电路生成，在图5中省略。
冗余副字线驱动电路RSWD也代替主字线M00～M17的RXD0～7长主字线，是除去代替主副字线S0000～S1007连接冗余副字线RS00～RS17的，与副字线驱动电路SWD同一的电路，电源供给线RAI共用副字线驱动电路SWD。
副字线及冗余副字线连接各存储单元，在这些被激活时，存储单元和位线相连接，读出放大器SA可输入输出数据。
图4中，指令译码器CDEC通过由外部输入的指令信号RAS、CAS、CS、WE信号的组合，生成决定内部动作的内部指令信号。
这里，仅图示与本发明有关的激活指令信号ACT及更新指令信号RFSH。
激活指令是为了向芯片外部输入输出存储单元的数据，为选择、激活副字线的指令，更新指令是进行存储单元的数据的再写入的指令。
外部地址锁存电路ALAT当输入激活指令时，向内部写入由外部输入的地址信号A0-An。
更新地址计数器RCNT有保持应该进行下一个更新动作的行地址的计数器，当输入更新指令时，更新保持值。
内部行地址生成电路XAD，当输入激活指令时，根据外部地址锁存电路的输出，在输入更新指令时，以更新地址计数器为基础，生成内部行地址信号XI。
XI是用多个二进制构成，可分割成任意的位数。在图4中，每隔各二进位分离时，分别表记为XI0、XI1、XIn等。
如本具体例那样，在使用4个存储单元阵列时，由于激活指令和更新指令的激活单元数的比是4，这时，更新指令输入时有效的内部行地址的位数与激活指令输入时有效的内部行地址的位数相比，是很少的2位。
在该2位是激活指令输入时，由存储单元阵列MAR0开始的3个中，使用为区别激活的存储单元阵列。
置换行地址比较电路RED0-3保持应该置换冗余副字线的副字线的行地址，是比较该行地址和内部行地址信号的电路。
图7表示置换行地址比较电路RED电路的一例。F0～Fn是熔丝元件，通过激光光线可被熔断。
存储置换行地址，例如，熔断F0和F1的哪一个。在F0被熔断时，即使内部行地址信号的一部分XI0是高电平，接点NODE的电位也不变化，反之，当XI0是低电平时，由XI0的相补信号/XI0导通晶体管T1，由此，接点NODE的电位被降低。这是按被输入的XI全部的位数而进行的。
用这样的次序，在比较的结果不一致时，置换判断信号REBL为非激活，该结果MAR0-3根据内部行地址信号XI的一部分进行主字线的激活。并且也根据内部行地址信号XI的一部分选择RAI信号。
另一方面，当比较的结果不一致时，置换判断信号REBL有效，通过激活冗余主字线进行置换。而且，RAI信号是通过置换判断信号进行，不限于一定与通过不进行置换时的内部行地址的选择一致。
这些，关于各MAR0-3独立动作。因此，也可各自并列动作。
下面，进行动作说明。
当输入激活指令时，生成内部激活信号ACT，根据由外部被指定的任意地址A0～An，生成内部行地址信号XI。
接着，在MAR0-3内，用内部行地址信号XI的一部分被指定的存储单元阵列，例如，选择MAR0。内部行地址信号是输入RED0等，进行被存储的置换行地址的比较。
另一方面，当那个置换行地址比较电路的比较结果也不一致时，用内部行地址信号的一部分被指定的主字线译码器，例如，选择XD00驱动主字线M00。
同样，同时用内部行地址信号的一部分被指定的电源供给线驱动电路，例如，选择RAD00及RAD01，驱动电源供给线RAI00及RAI01。
作为其结果，选择副字线驱动电路SWD000及SWD010，使副字线S000及S010激活。
但是，上述这样，由于该电源线驱动电路RAD100和RAD110是相互相补信号，仅选择上述内的一方的副字线。
并且，在任何置换行地址比较电路RED的比较结果为一致时，用一致的置换行地址比较电路RED指定的冗余主字线译码器，例如，选择RXD0，驱动冗余主字线RM0。
同样，同时用一致的置换行地址比较电路RED指定电源供给线驱动电路，例如，选择RAD10或RAD11，驱动电源供给线RAI10或RAI11。
作为其结果，选择冗余副字线驱动电路RSWD10或RSWD11，使冗余副字线RS000或RS100激活。
另一方面，在输入更新指令RFSH时，选择全部存储单元阵列，在每个存储单元阵列内，用与输入激活指令时实质上相同的程序激活副字线或冗余副字线。
各存储单元阵列MAR0-3，用有独立动作的置换电路RED0-3，独立进行不良置换。因此，具有与输入激活指令时同样的置换效率。
以上这样的动作，在输入更新指令时，由于各存储单元阵列独立并行动作，副字线的充放电电流、电源供给线的充放电电流以及主字线的充放电电流的总计是各激活指令输入时的4倍。
这里，关于副字线，以较激活指令时的4倍激活为目标为最理想的状态，但另一方面，当比较主字线和电源供给线时，电源供给线连接较主字线多的副字线驱动电路的源极电极，由于配线容量、寄生容量非常大，是使更新指令输入时的消耗电流增加的原因。
以上，在各存储单元阵列MAR0-3中，说明了仅关于1根主字线激活的情况，为了进一步提高置换效率，也可在一个存储单元阵列中激活多条主字线。
这时，由于激活的电源供给线不增加，抑制电源供给线自体的充放电电流的增加，而且，在激活的全部的主字线包括同一存储单元阵列内时，考虑最好的状态是电源供给线自体的充放电电流不增加。
但是，这种情况，是在激活连接1根电源供给线的副字线内的多条字线。因此，缺陷存在时，在激活多个副字线内，仅将一部分连接其他的电源供给线的冗余副字线置换是不可能的。因此，降低置换效率，降低成品率。
也就是说，关于上述以往的具体例，即，考虑使用4个存储单元阵列时，且，仅将该副字线的1根一次读出，选择激活时，在判断了该副字线1根是缺陷时，将冗余电路任意选定在8处内的一处是可能的，但是关于将该副字线2根1次选择激活、在读出这样的具体例中，以上说明了判断该副字线的1根是缺陷的情况，由于仅任意选择3处的冗余电路之一，激活指令输入时，和更新指令输入时，对激活副字线的电源供给线的分配数，折衷选择消耗电流与成品率。
一般同步DRAM，由于通过运行指令输入输出数据，使激活的读出放大器数和为通过更新指令进行存储单元的刷新动作的运行读出放大器数是不同的。
例如，在8K恢复周期，用存储单元数4的256M位同步DRAM，对于用运行指令ACT，激活4K个读出放大器，用更新指令，激活16K个的读出放大器。
因此，运行指令ACT输入时和更新指令RESH输入时，激活的副字线(存储单元晶体管的栅极电极)的根数是不同的。上述256M位位同步DRAM的例子，在更新指令输入时，激活运行指令输入时的4倍的副字线。
另一方面，由于向副字线S000～S1007的电源供给是通过电源线驱动电路RAI配线进行的，如果用1根RAI配线与激活的副字线的根数是相同的，则RAI配线的充放电电流也加大，成为使芯片整体消耗电流增加的原因。
特别是，在DRAM，用内部升压方式使副字线S000～S1007的激活电位在外部电源电位以上，一般影响是大的。而且，由于需要同时对最大消耗电流配置内部升压电路，带来芯片面积增大。
因此，在连接同一RAI配线的副字线内，考虑运行指令输入时和更新指令输入时，激活的根数变化的方式。可进行交差RAI配线，使主字线的激活根数变化。
但是，采取该方式时，包括同一存储阵列，在更新指令输入时，同时激活副字线需要连接全部同一的RAI配线。
因此，在这些副字线内，包括一根不良线将此预先在存储阵列内准备好，在置换冗余副字线时，也需要置换连接同一RAI配线的副字线。
为此，加以限制可置换冗余副字线的不良副字线的根数，这是造成芯片成品率低下的原因。
本发明的目的是提供一种可改善上述已有技术的不足，减少更新动作时的消耗电流，在减小面积的同时，提高不良置换效率，高成品率的半导体存储装置以及该半导体存储装置的驱动方法。
本发明为达到上述目的，采用下面记载的技术构成。也就是说，由包括多个存储单元的存储单元阵列构成，各存储单元阵列分别是由在具有包括多个存储单元的一对副字线的主字线、驱动该主字线的驱动手段、以及由连接该副字线的电源线驱动手段构成的半导体存储装置中，在实行为置换包括不良读出放大器的特定的副字线而使用的冗余字线的激活时，该激活的副字线的个数是在数据输入输出时和更新动作时不同所构成的。同时，在数据输入输出时，根据比较由外部输入的地址和内部存储的置换行地址，实行副字线的置换操作，在该更新动作时，根据内部更新地址计数器的输出，实行通常的更新动作和同时进行该副字线的置换操作，由此构成的半导体存储装置。
下面说明附图。
图1是表示关于本发明的半导体存储装置的一具体例构成的框图，图1(A)是表示关于本发明的该半导体存储装置整体构成的框图，图1(B)是表示在本发明中使用的置换行地址比较手段的一构成例的框图。
图2是表示关于本发明的半导体存储装置的一具体例构成的框图，图2(A)是表示关于本发明的该半导体存储装置整体构成的框图，图2(B)是表示在本发明中使用的置换行地址比较手段的一构成例的框图。
图3是表示关于本发明其他具体例中使用的存储单元阵列构成例的框图。
图4是表示以往的半导体存储装置构成例的框图。
图5是表示以往的半导体存储装置中使用的存储单元阵列构成例的框图。
图6是表示以往的半导体存储装置中使用的置换行地址比较手段构成例的框图。
图7是表示本发明中使用的不良地址存储/比较电路的构成例的框图。
下面说明符号100-半导体存储装置；200-不良地址存储/比较电路；300-“与”门电路；CDEC-指令译码器；ALAT-外部地址信号锁存电路；RCNT-更新地址计数器；XAD-内部行地址生成电路；RED0～RED3-置换行地址比较电路；S000～S117-副字线；RS00～RS17-冗余副字线；M00～M17-主字线；RM0～RM7-冗余主字线；SA-读出放大器；SWD-副字线驱动电路；RSWD-副字线驱动电路；XD00～XD17-主字线译码器；RXD0～RXD7-冗余主字线译码器；RAI00～RAI11-电源供给线；RAD00～RAD11-电源供给线驱动电路；RAS、CAS、WE、CS-外部指令信号；A0～An-外部地址信号；RFSH-内部更新指令RFSH信号；ACT-内部运行ACT信号；XI-内部行地址信号；REBL、NDBL-置换判断信号；F0～Fn-熔丝元件；T0～Tn-晶体管。
关于本发明的该半导体存储装置及其驱动方法，由于采用上述构成，基本是在该半导体存储装置中，在数据输入输出时，根据比较由外部输入的外部行地址信号和存储于内部的置换行地址信号，输出判断信号，基于此，进行冗余字线的驱动。又，在更新动作时，根据内部的更新行地址计数器信号的输出，进行冗余字线的驱动。
下面，参照附图，详细说明关于本发明的半导体存储装置及其该半导体存储装置的驱动方法的一具体例的构成。
即，图1(A)是表示关于本发明的半导体存储装置的一具体例构成的框图，该半导体存储装置100图中是由包括图5所示那样多个存储单元的存储单元阵列MAR0～MAR3构成，各存储单元阵列MAR0～MAR3分别由以下构成具有包括多个存储单元的一对的副字线S0000及S1000(S0010及S1010、S0001以及S1001、S0011以及S1011……)的多个主字线M00、M10、M01、M11、M02、M12、……M07、M17，驱动该主字线的驱动手段XDn、以及连接该副字线的电源线驱动手段RAD00及RAD10，在由以上构成的半导体存储装置100中，在实行为包括不良读出放大器的特定的副字线的置换而使用的冗余字线的激活时，在数据输入输出和更新动作时，该激活的副字线的个数不同，同时，当该数据输入输出时，根据外部输入的地址和存储于内部的置换行地址的比较，实行副字线的置换操作，在该更新动作时，根据内部更新地址计数器的输出，实行通常的更新动作和同时实行该副字线的置换操作。
有关本发明的该半导体存储装置100，是为了改进所述已有技术所存在的缺点，实现更新动作时消耗电流少，面积小，同时提高不良置换效率，可得到高成品率的半导体存储装置。特别是，例如，在由连接所述电源供给线的所述多个副字线内，在数据输入输出时激活的副字线的个数和更新动作时激活的副字线的个数不同那样构成，同时，在该半导体存储装置中，在数据输入输出时，根据由外部输入的外部行地址信号和存储于内部的置换行地址信号的比较输出判断信号，由此，进行冗余字线的驱动。又，在更新动作时，根据内部的更新行地址计数器信号的输出，进行冗余字线的驱动。
具体是在图1及图5示出的有关本发明的半导体存储装置100中，例如，并列4个存储单元阵列，关于具体例，是在数据输入输出时，对激活的副字线常常是1根，在更新动作时，激活的副字线是2根或是2根以上的多根。
因此，有关本发明的该半导体存储装置100理想的是同步DRAM，又，在该半导体存储装置100中，该更新动作不使用外部行地址信号，通过由该半导体存储装置的设计者预定的内部地址信号按照更新操作顺序，实行该副字线的更新动作，这样的构成是理想的。
也就是，在本发明中，仅在数据输入输出时使用外部行地址信号，当然包含不良读出放大器的副字线(以下简称不良副字线)的置换，是比较该外部行地址信号和预先设定的不良副字线地址的不良地址比较手段，在一致时，其每次对规定的置换用的副字线实行该不良副字线的数据的读出操作及/或是写入操作。
另一方面，在更新动作时，不实行该不良副字线的地址和置换行地址的比较操作，如上述那样，按预先规定的顺序来实行更新操作。
因此，本发明中，连接该半导体存储装置100的各存储单元阵列MAR0～3中各主字线M00、M10、M01、M11、M02、M12、…M07、M17的置换行地址比较手段REDn，根据在该数据输入输出时输出的内部运行指令信号ACT和更新指令信号RFSH以及内部行地址信号X1，输出置换判断信号REBL那样构成是理想的。
而且，关于本发明的该置换行地址比较手段REDn最好是包括存储关于副字线的不良地址的不良地址存储手段和比较该存储的不良地址和内部行地址的比较手段。
还有，在本发明中，该置换行地址比较手段，而且在选择了包含不良读出放大器特定的副字线时，也可对该副字线进行更新动作那样构成，也可如输出中止该更新动作的更新动作中止信号那样构成。
也就是，在本发明中，最好是该置换行地址比较手段REDn，在该更新动作时，不实行置换行地址的比较判断操作那样的构成。
另一方面，本发明中的该置换行地址比较手段REDn，最好设置在该更新动作时，比较关于进行该置换操作的副字线预定的置换地址，也就是，称为在多少号的计数，更新该规定的不良副字线的信息，和该内部地址的比较手段，由此，可在达到规定的计数值时，实行规定的更新动作，还是不实行该更新动作。
在上述关于本发明的该半导体存储装置100中，涉及更新动作的规格，仅定义CBR更新时的更新周期和更新次数，在规定的更新周期间，如输入只是规定的更新次数的更新指令为好。
因此，在更新指令输入时，可以在实质的内部任意设定激活多少副字线、是否更新连接此的存储单元。
为此，即使对于不良副字线的置换使用的冗余副字线，在输入规定次数内的任意更新指令时，也可进行更新动作，不需要根据在内部产生的行地址信号进行更新。
另一方面，运行指令输入时，也就是在数据输入输出时，需要根据由外部输入的行地址，任意选择包含置换了不良副字线的冗余副字线。
因此，本发明、在更新指令输入时，不通过置换电路进行冗余副字线的激活，由此，连接既定的RAI配线，保证激活全部副字线。并且，在运行指令输入时，由于通过置换电路，激活包含冗余副字线的希望的副字线。
下面，参照附图，详细说明关于本发明的半导体存储装置100的构成及其作用。
还有，在以下说明的具体例中，就4个存储单元阵列是并列配置的例子来说明，但是本发明不仅限定具体例，当然也包括使用包含多个存储单元阵列的半导体存储装置。
也就是说，图1(A)是表示关于本发明的半导体存储装置100的第1具体例的框图，图1(B)是表示在图1(A)中的置换行地址比较手段REDn的一例的框图。
还有，这里与以往例相同，说明在更新指令输入时所激活的存储单元数是作为运行指令输入时所激活的存储单元数的4倍。但是，由双方的指令激活的存储单元数的比，包括本发明在内，限于超过1。
又，在本具体例中使用的存储单元阵列MAR0～3与图5相同，是包含各多个存储单元的存储单元阵列。
在本具体例中，当通过运行指令ACT和更新指令RFSH激活单元数的比是4时，与以往例相同在输入更新指令时，有效的内部行地址的位数与输入运行指令时的有效内部行地址的位数相比，少2位。
该2位是为了输入运行指令时，选择地激活在存储单元阵列内的更新指令时，所激活的多条主字线内的1/4而使用的。
图1(A)中，指令译码器CDEC是通过由外部输入的指令信号RAS、CAS、CS、WE信号的组合，生成决定内部动作的内部指令信号。这里，仅图示关于本发明的运行指令信号ACT和更新指令信号PFSH。
运行指令信号ACT是为了向芯片外部输入输出存储单元的数据，为选择、激活副字线S000、S002、S004、S006等的指令，更新指令RFSH是进行再写入存储单元数据的指令。
外部地址锁存电路ALAT是当输入运行指令ACT时，向内部输入由外部输入的地址信号A0～An。
另一方面，更新地址计数器RCNT，用保持应该进行下一次更新动作的行地址的计数器，当输入更新指令RFSH时，更新保持的值。
而且，本具体例中的内部行地址生成电路XAD在输入了运行指令ACT时，根据外部地址锁存电路的输出，生成内部行地址信号，又，在输入了更新指令RFSH时，以更新地址计数器RCNT为基础，生成内部行地址信号。
通过该运行指令ACT和更新指令RFSH的激活单元数的比为4时，与以往例相同，更新指令RFSH输入时的有效内部行地址的位数比运行指令ACT输入时的有效内部行地址的位数少2位。
图1(B)表示在本具体例使用的置换行地址比较电路RED0～3的构成例。
图1(B)中的不良地址存储/比较电路200与在实质以往例中说明的图6相同。
又，在本发明中，仅在输入运行指令ACT时，进行置换操作。这时的动作和以往例相同。
也就是，关于本发明置换行地址的比较手段REDn是存储应该至少置换冗余副字线RS000、RS100、RS001、RS101、RS002、RS102、……RS007、RS107的一部分的行地址，比较该行地址和内部行地址那样构成的电路。
然后，在该比较的结果不一致时，置换判断信号REBL不激活，该结果MAR0～3根据内部行地址信号，进行主字线的激活。
同样，选择电源线驱动电路的RAI信号是根据内部行地址信号X1的一部分选择的。
在本发明中，例如，可用该内部行地址信号X1的最下位位构成选择该电源线驱动电路的RAI信号。
另外，通过上述操作比较的结果，当两者一致时，置换信号有效，通过激活冗余主字线RM0、RM1、RM2、……RM7的任何一个进行置换。
另外，电源线驱动信号RAI是通过置换判断信号REBL来进行的，用在不进行置换时的内部行地址，不一定选择一致。因此，在输入运行指令ACT时，也包含不良存储单元的置换，与以往例同样正常动作。
另一方面，在本具体例中，在输入更新指令RFSH时，不进行上述置换行地址的比较判断。
其代用如以下构成，如图1(B)所示那样，以实行该更新动作的顺序作为计数值，用“与”门电路300比较存储的存储手段的信息和内部行地址，在一致时，输出实行更新动作的置换判断信号REBL。
这时，激活运行指令ACT输入时的4倍的主字线，例如M00、M02、M04、M06。但是，在图4中M04、M06没有标出。
又，如上述说明的那样，通过更新地址计数器RCNT，按照内部行地址的电源供给线，例如，驱动RAI00、RAI01。
通过这些操作，同时选择SWD000、SWD002、SWD004、SWD006，各自接受来自RAI00的供给电源，激活副字线S000、S002、S004、S006。之后，通过读出放大器SA，再写入连接激活的副字线的各存储单元。
还有，在图1中，没有示出SWD004、SWD006。
在输入下次更新指令RFSH时，由于生成不同的内部行地址，如，激活S100、S102、S104、S106。
经过如此程序，当输入仅是既定更新次数的更新指令RFSH时，再写入连接全部副字线的存储单元。还有，将这时的次数称为恢复周期。
另一方面，各冗余主字线RM0、RM1、RM2、……RM7对应固有内部行地址信号X1，在产生该行地址XAD时，激活更新地址计数器RCNT。
例如，图5中，冗余主字线RM1同时激活M00、M02、M04、M06。作为其结果，例如，冗余RS001同时激活副字线S0000、S0002、S0004、S0006，连接这些的存储单元同时进行再写入。
这时，电源供给线驱动电路RAD00的负载增加，比较电源供给线RAI00和副字线S0000、S0002、S0004、S0006的容量合计，不存在RS00n容量负载小的问题。
又，由于通常独立动作的冗余副字线的个数较恢复周期少，不仅只对全部的更新指令信号RFSH进行冗余副字线的激活，如观察因更新动作时的平均，消耗电源越发降低。
如按照本发明，在更新指令信号RFSH输入时，驱动的电源线驱动电路配线RAI与运行指令信号ACT输入时相同。因此，不增加RAI配线自体的充放电电流。
另外，在输入更新指令信号RFSH时，不进行置换行地址的比较，由于置换效率仅通过运行指令信号ACT输入时的副字线置换来决定，与以往例相比不降低。
如以上这样，在输入动作指令信号ACT时，进行与以往例同样的动作，不会带来消耗电流、不良置换效率的恶化，在输入更新指令信号RFSH时，该电源线驱动电路配线RAI的动作与输入动作指令信号ACT时同样，能够消减消耗电流。
以上本具体例，在输入更新指令信号RFSH时，激活的全部的副字线作为包含单一的存储单元阵列来说明，但是，即使这个跨越了多个存储单元阵列，比较以往例，如构成增加每存储单元阵列的激活副字线，按照本发明也是有效果的。
下面，参照图2(A)及图2(B)，说明关于本发明的该半导体存储装置100的其他具体例。
图2(A)是表示本发明的第2具体例的框图，图2(B)是表示图2(A)中的置换行地址比较手段RED的一例的框图。
图3是表示图2(A)中的存储单元阵列MAR0～MAR3的构成的一例的框图。
特别是只要不事先说明，用与所述具体例相同符号表示的电路、信号是与所述具体例作用相同。
在所述具体例中，在包含不良存储单元的副字线也更新动作时激活。为此，在由于字线间短路存在不良等时，由于激活，流过了不需要的电流，存在电流不良的可能性。
为此，本具体例，在输入更新指令信号RFSH时，冗余主字线RMn的选择，用与所述具体例同样的程序进行。
但是，该置换行地址比较电路REDn在输入更新指令信号RFSH时，也进行存储于内部的置换行地址和内部行地址信号XI的比较。
该比较结果相一致时，激活不实行更新动作那样的NDBL信号。不实行该更新动作的信号的NDBL信号输入各存储单元阵列MAR0～3。
也就是，在本具体例中，该置换行地址比较手段REDn的构成，近似图1(B)的置换行地址比较手段，不良地址存储/比较电路200的构成是大体相同的，且将更新动作的计数值与内部行地址比较的构成也是大体相同的，但是，在本具体例中，在该更新动作时，当决定的内部行地址信号和更新动作顺序的计数值相一致时，在输出置换判断信号REBL的同时，这时，要做到输出不实行更新动作的NDBL信号那样构成。
在图3中表示本具体例的存储单元阵列MAR0～3的构成。
不实行该更新动作的信号的NDBL信号连接主字线译码器XD00～XD17，通过用内部行地址信号XI选择的主字线NDBL信号，强制不激活。
因此，连接这些主字线的副字线也不激活。
如按照本具体例，可与所述具体例同样回避由于电源线驱动电路RAI的充放电，增加消耗电流，由置换效率降低，而降低成品率，还有，通过减少不良电流，可进一步提高成品率。
如说明关于本发明的半导体存储装置100的其他形式，由上述说明而明了那样，关于本发明的半导体存储装置100最好具有下面所示那样的构成。
即，具备由该半导体存储装置外部输入的第1外部行地址信号、例如，为了驱动主字线为主而使用的ALAT信号，或是在该半导体存储装置内部生成的第1内部行地址信号，例如，根据XAD选择、激活的多条主字线、和由该半导体存储装置外部输入，为选择驱动电源线驱动电路为主而使用的第2外部行地址信号RA、RA1信号，或是根据在装置内部生成的第2内部行地址信号，选择、激活多条电源供给线、和连接多个存储单元的栅极电极，由所述主字线及所述电源供给线选择、激活多条副字线、和来自该第1外部的指示，例如，通过内部运行指令信号，读出或是写入存储单元数据，激活所述副字线的手段和来自该第2外部的指示，例如通过更新动作信号，具备再写入数据，激活所述副字线的手段；是由连接所述电源供给线的所述多条副字线内，根据来自所述第1外部行地址信号的指示激活的个数和根据来自所述第2外部行地址信号的指示，激活的个数不同那样的构成的。
在本形式中，作为该第2外部行地址是为选择该副字线的选择该电源线驱动电路RAD而使用的地址，例如，也可对应在该内部行地址中的最下位位。
因此，上述的第1外部行地址信号是在该内部行地址中除了该最下位位的地址。
又，在具有本发明上述构成的半导体存储装置100中，最好是具备冗余主字线和连接所述冗余主字线的冗余副字线，而且，如图7所示那样，最好是具备存储不良存储单元的行地址的手段、和比较判断所述不良存储单元的行地址和所述内部行地址信号，第1判断信号，例如，输出置换判断信号REBL的第1判断手段REDn。
而且，在关于本发明的半导体存储装置100中，根据所述第1判断信号，最好具有激活所述冗余主字线的手段RXDn，而且，根据所述第1判断信号REBL，最好具有选择、激活所述电源供给线RA的手段RAD。
而且，在关于本发明的该半导体存储装置100中，最好具备比较判断各固有行地址和所述内部行地址信号的、输出第2判断信号的第2判断手段300。
关于第2判断手段300的构成，如上述那样，是比较决定更新动作时的更新动作的顺序的计数值和内部行地址，在一致时，输出置换判断信号REBL的电路，在该时刻、更新操作该冗余副字线。
另一方面，在输入来自该第1外部的指示时，根据所述内部行地址信号及所述第1判断信号，选择、激活所述主字线或所述冗余主字线，同时，根据所述内部行地址信号及所述第1判断信号，选择、激活所述电源供给线，在输入了来自所述第2外部的指示时，根据所述内部行地址信号，选择、激活所述主字线及所述电源供给线，根据所述第2判断信号，选择、激活所述冗余主字线那样构成是理想的。
在有关构成中，具有在输入了来自表示所述更新动作的第2外部的指示时，根据所述内部行地址信号及所述第1判断信号，不激活所述主字线的手段，不实行无效的更新操作，仅更新置换的副字线。
如以上说明的那样，关于本发明的该半导体装置及其该半导体存储装置的驱动方法，是提供一种在更新动作时，消耗电流少，面积小，同时可提高不良置换效率、高成品率的半导体存储装置。
权利要求
1．一种半导体存储装置，其特征在于，是由包含多个存储单元的存储单元阵列构成，各存储单元阵列分别由以下构成，在由具有包含多个存储单元的一对副字线的多个主字线，驱动该主字线的驱动手段，以及连接该副字线的电源线驱动手段构成的半导体存储装置中，为置换包含不良读出放大器的特定的副字线而实行使用冗余字线的激活时，在数据输入输出时和更新动作时，构成该激活的副字线的个数不同，同时，在该数据输入输出时，根据由外部输入的地址和存储于内部的置换行地址的比较，实行副字线的置换操作，在该更新动作时，根据内部更新地址计数器的输出，实行通常的更新动作和同时实行该副字线的置换操作。
2．根据权利要求1所述的半导体存储装置，其特征在于，该半导体存储装置是同步DRAM。
3．根据权利要求2所述的半导体存储装置，其特征在于，在该半导体存储装置中，仅根据内部地址实行更新动作。
4．根据权利要求1至3项中的任何一项所述的半导体存储装置，其特征在于，该存储单元阵列分别设置的置换行地址比较手段是根据在该数据输入输出时，输出的内部运行指令信号和更新指令信号及内部行地址信号，输出置换判断信号。
5．根据权利要求4所述的半导体存储装置，其特征在于，该置换行地址比较手段包括存储关于副字线的不良地址的不良地址存储手段和比较该存储的不良地址和内部行地址的比较手段。
6．根据权利要求4或5所述的半导体存储装置，其特征在于，该置换行地址比较手段是在选择了包含更不良读出放大器的特定的副字线时，输出中止对该副字线的更新动作的更新动作中止信号。
7．根据权利要求1至6项中任何一项所述的半导体存储装置，其特征在于，该置换行地址比较手段是在该更新动作时，不实行置换行地址的比较判断操作。
8．据权利要求1至6项中任何一项所述的半导体存储装置，其特征在于，该置换行地址比较手段是在该更新动作时，设置比较预定关于进行该置换操作的副字线的置换地址和该内部地址的比较手段。
9．一种半导体存储装置的驱动方法，其特征在于是由包含多个存储单元的存储单元阵列构成，各存储单元阵列分别由以下构成，在由具有包含多个存储单元的一对副字线的多个主字线，驱动该主字线的驱动手段，以及连接该副字线的电源线驱动手段构成的半导体存储装置中，为置换包含不良读出放大器的特定的副字线而实行使用冗余字线的激活时，在数据输入输出时和更新动作时，操作该激活的副字线的个数不同，同时，在该数据输入输出时，根据比较由外部输入的地址和存储于内部的置换行地址，实行副字线的置换操作，在该更新动作时，根据内部更新地址计数器的输出，实行通常的更新动作和同时实行该副字线的置换操作。
10．根据权利要求9所述的半导体存储装置的驱动方法，其特征在于，该所述半导体存储装置是同步DRAM。
11．根据权利要求10所述的半导体存储装置的驱动方法，其特征在于，在该半导体存储装置中，仅根据内部地址实行更新动作。
12．根据权利要求9至12项中的任何一项所述的半导体存储装置的驱动方法，其特征在于，该存储单元阵列分别设置的置换行地址比较手段是根据在该数据输入输出时，输出的内部运行指令信号和内部更新指令信号及内部行地址信号，输出置换判断信号。
13．根据权利要求12所述的半导体存储装置的驱动方法，其特征在于，该置换行地址比较手段包括存储关于副字线不良地址的不良地址存储手段和比较该存储的不良地址和内部行地址的比较手段。
14．根据权利要求12或13所述的半导体存储装置的驱动方法，其特征在于，该置换行地址比较手段是在选择了包含更不良读出放大器的特定的副字线时，输出中止对该副字线的置换操作的置换操作中止信号。
15．根据权利要求9至14项中任何一项所述的半导体存储装置的驱动方法，其特征在于，该置换行地址比较手段是在该更新动作时，不实行置换行地址的比较判断操作。
16．根据权利要求9至15项中任何一项所述的半导体存储装置的驱动方法，其特征在于，该置换行地址比较手段是在该更新动作时，实行比较预定关于进行该置换操作的副字线的置换地址和该内部地址的工序。
17．一种半导体存储装置，其特征在于包括根据由装置外部输入的第1外部行地址信号，或是在装置内部生成的第1内部行地址信号选择激活的多个主字线、和根据由装置外部输入的第2外部行地址信号，或是在装置内部生成的第2内部行地址信号选择激活的多个电源供给线、和连接多个存储单元的栅极电极，通过所述主字线及所述电源供给线选择激活多个副字线、和通过来自该第1外部行地址信号的指示，具备读出或写入存储单元数据的，激活所述副字线的手段和通过该第2外部行地址信号的指示，具备再写入数据的，激活所述副字线的手段；根据连接所述电源供给线的所述多个副字线内的来自所述第1外部行地址信号指示的激活的个数和根据来自所述第2外部行地址信号指示的激活的个数是不同的。
18．根据权利要求17所述的半导体存储装置，其特征在于，具有冗余主字线和连接所述冗余主字线的冗余副字线。
19．根据权利要求17或18所述的半导体存储装置，其特征在于，具有存储不良存储单元的行地址的手段和比较判断所述不良存储单元的行地址和所述内部行地址信号，输出第1判断信号的第1判断手段。
20．根据权利要求17至19项中任何一项所述的半导体存储装置，其特征在于，具有根据所述第1判断信号，激活所述冗余主字线的手段。
21．根据权利要求17至20项中任何一项所述的半导体存储装置，其特征在于，具有根据所述第1判断信号，选择、激活所述电源供给线的手段。
22．根据权利要求17至21项中任何一项所述的半导体存储装置，其特征在于，具有各自固有的行地址和比较判断所述内部行地址信号，输出第2判断信号的第2判断手段。
23．根据权利要求17至22项中任一项所述的半导体存储装置，其特征在于，具有根据所述第2判断信号，激活所述冗余主字线的手段。
24．根据权利要求17至23项中任一项所述的半导体存储装置，其特征在于，在输入了来自所述第1外部的指示时，根据所述内部行地址信号及所述第1判断信号，选择、激活所述主字线或是所述冗余主字线，同时，根据所述内部行地址信号及所述第1判断信号，选择、激活所述电源供给线；在输入了来自所述第2外部的指示时，根据所述内部行地址信号，选择、激活所述主字线及所述电源供给线，根据所述第2判断信号、选择、激活所述冗余主字线。
25．根据权利要求17至24项中任一项所述的半导体存储装置，其特征在于，在输入了来自所述第2外部的指示时，具有根据所述内部行地址信号及所述第1判断信号，不激活所述主字线的手段。
全文摘要
一种由字线置换兼顾不良补救效率和低耗电的半导体存储装置是由多个存储单元阵列MAR0～MAR3构成的,在激活为不良副字线的置换而使用的冗余字线时,激活的副字线的个数在数据输入输出时和更新动作时不同,同时在数据输入输出时,根据比较由外部输入的地址和存储于内部的置换行地址实行副字线的置换操作,在更新动作时,根据内部更新地址计数器的输出实行通常的更新动作和同时置换操作该副字线。
文档编号G11C29/00GK1224898SQ98123348
公开日1999年8月4日 申请日期1998年12月14日 优先权日1997年12月12日
发明者藤田真盛 申请人:日本电气株式会社