存储器。该SRAM存储器包括如上所述的任一种SRAM存储单元阵列。在该SRAM存储器中可以包含多个这种SRAM存储单元阵列，多个这种SRAM存储单元阵列沿着行方向排列。根据本发明的SRAM的存储单元尺寸小，稳定性好，且可以直接比较第一读位线370和第二读位线380的信号，不需要额外的参考电路。
[0039]根据本发明的又一方面，还提供一种基于上述SRAM存储器的控制方法。该控制方法包括:
[0040]对多个存储单元310中的选定者进行写操作时，将与选定的存储单元310对应的写字线330设置为高电位，外围电路传递到位线对(包括第一位线350和第二位线360)上的信息作为输入。
[0041]对多个存储单元310中的选定者进行读操作时，将与选定的存储单元310对应的读字线340设置为高电位，并将第一读位线370和第二读位线380设置为高电位，以通过第一读位线370和第二读位线380读取选定的存储单元310中的信息。例如，可以首先将第一读位线370和第二读位线380设置为高电位，第一读位线370和第二读位线380的电位可能会受到被选定进行读操作的存储单元310的存储节点的信息的影响，然后比较此时第一读位线370和第二读位线380的电位，可以反映出存储单元310的相应的存储节点的信肩、O
[0042]基于上述的SRAM存储器，优选地，该控制方法还可以对多个存储单元310同时进行读写操作。具体为，将与多个存储单元310中的第一选定者对应的写字线330设置为高电位，通过第一位线350和第二位线360对该第一选定者进行写操作。同时将与多个存储单元310中的第二选定者对应的读字线340设置为高电位，通过第一读位线370和第二读位线380对该第二选定者进行读操作。通过该控制方法可以同时对第一选定者进行写操作和对第二选定者进行读操作，提高存取速度。
[0043]根据本发明的SRAM存储单元阵列300，用两个读晶体管390A、390B作用于位于一列的多个存储单元310，减少了 SRAM存储单元阵列中晶体管的数量，从而减小了 SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。SRAM存储单元阵列300中，写操作和读操作路径分开，可以同时得到较高的β比和Y比，而且能够提高静态噪声容限，提高存储单元的稳定性。同时，可以直接比较第一读位线370和第二读位线380上的信号，而不需要额外的参考电路，使得读操作更方便。
[0044]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种SRAM存储单元阵列，其特征在于，所述SRAM存储单元阵列包括: 多个沿行方向排列的字线对，所述字线对包括写字线和读字线； 沿列方向排列的位线对，所述位线对包括第一位线和第二位线； 位于所述字线对和位线对之间的多个存储单元，每个所述存储单元分别连接至对应的所述字线对和所述位线对，所述存储单元包括第一读出端和第二读出端； 第一读晶体管和第二读晶体管；以及 第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至多个所述存储单元的所述第一读出端和第二读出端。
2.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述SRAM存储单元阵列还包括第一互连线和第二互连线，其中， 所述第一读出端连接至所述第一互连线，以通过所述第一互连线连接至所述第一读晶体管；且 所述第二读出端连接至所述第二互连线，以通过所述第二互连线连接至所述第二读晶体管。
3.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述第一读晶体管和所述第二读晶体管的栅极分别连接至所述存储单元的所述第一读出端和所述第二读出端；所述第一读晶体管和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管和所述第二读晶体管的源极接地。
4.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述第一读晶体管、所述第二读晶体管为NMOS晶体管。
5.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述存储单元包括: 第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点； 第一写传输晶体管和第二写传输晶体管，所述第一写传输晶体管和所述第二写传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述第一位线和所述第二位线连接，栅极分别与对应的写字线连接；以及 第一读传输晶体管和第二读传输晶体管，所述第一读传输晶体管和所述第二读传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述第一读晶体管和所述第二读晶体管连接，栅极分别与对应的读字线连接。
6.如权利要求5所述的SRAM存储单元阵列，其特征在于，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管， 其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。
7.如权利要求5所述的SRAM存储单元阵列，其特征在于，所述第一写传输晶体管、所述第二写传输晶体管、所述第一读传输晶体管和所述第二读传输晶体管为NMOS晶体管。
8.—种SRAM存储器，其特征在于，所述SRAM存储器包括如权利要求1_7中任一项所述的SRAM存储单元阵列。
9.一种基于权利要求8所述的SRAM存储器的控制方法，其特征在于，所述控制方法包括: 对多个所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及 对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为高电位，并将所述第一读位线和所述第二读位线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述选定者中的信息。
10.如权利要求9所述的控制方法，其特征在于，所述控制方法还包括: 将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。
【专利摘要】本发明提供一种SRAM存储单元阵列、SRAM存储器及其控制方法。该SRAM存储单元阵列包括：多个沿行方向排列的字线对，该字线对包括写字线和读字线；沿列方向排列的位线对，该位线对包括第一位线和第二位线；位于字线对和位线对之间的多个存储单元，每个存储单元分别连接至对应的字线对和位线对，存储单元包括第一读出端和第二读出端；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，该第一读位线和该第二读位线分别通过该第一读晶体管和该第二读晶体管连接至多个存储单元的第一读出端和第二读出端。根据本发明的SRAM存储单元阵列，减小了尺寸，提高了稳定性。同时不需要额外的参考电路，方便读操作。
【IPC分类】G11C11-419
【公开号】CN104637532
【申请号】CN201310552340
【发明人】陈金明
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年5月20日
【申请日】2013年11月7日