Sram存储单元阵列、sram存储器及其控制方法
【技术领域】
[0001 ] 本发明涉及集成电路技术领域，尤其涉及一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法。
【背景技术】
[0002]随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM (Static Random Access Memory,静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
[0003]SRAM整体结构可以划分为存储单元阵列和外围电路两部分。在SRAM中，存储单元是最基本、最重要的组成部分。阵列内包含的存储单元的数量和存储单元的稳定性是影响SRAM性能的两个重要因素。存储单元的数量越多，存储能力越高，SRAM芯片的尺寸越大。
[0004]但是SRAM芯片的尺寸增大与消费者对于便携的要求相违背。目前SRAM的主流单元为6T，如图1所示。该6TSRAM单元100包括两个相同且交叉耦合的反相器110、120。位线(BL)对130、140通过两个传输晶体管(PG) 150、160连接至存储节点Q1、Q2。在6T SRAM中，数据存储节点Ql、Q2通过传输晶体管150和160直接连接到位线对上。在读的过程中，由于传输晶体管与下拉晶体管之间的分压作用会使存储节点的数据受到干扰，此外，存储节点的数据也很容易受到外部噪声的影响从而可能导致逻辑错误，影响存储单元的稳定性。
[0005]现有的8T SRAM存储单元200 (如图2所示)包括两个相同且交叉耦合的反相器210,220ο位线(BL)对230、240通过两个传输晶体管(PG) 250、260连接至存储节点Q3、读位线(RBL) 270通过读传输晶体管(RPG) 280和读晶体管(RPD) 290连接至存储节点Q4。8Τ结构的SRAM存储单元200尽管提高了稳定性，但晶体管的数量增加，存储单元阵列的尺寸也相应增加，不利于集成电路集成度的提高和芯片尺寸的小型化。
[0006]因此，有必要提出一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法，以解决现有技术中存在的问题。
【发明内容】
[0007]根据本发明的一个方面，提供一种SRAM存储单元阵列。该SRAM存储单元阵列包括多个沿行方向排列的字线对，所述字线对包括写字线和读字线；沿列方向排列的位线对，所述位线对包括第一位线和第二位线；位于所述字线对和位线对之间的多个存储单元，每个所述存储单元分别连接至对应的所述字线对和所述位线对，所述存储单元包括第一读出端和第二读出端；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至多个所述存储单元的所述第一读出端和第二读出端。
[0008]优选地，所述SRAM存储单元阵列还包括第一互连线和第二互连线，其中，所述第一读出端连接至所述第一互连线，以通过所述第一互连线连接至所述第一读晶体管；且所述第二读出端连接至所述第二互连线，以通过所述第二互连线连接至所述第二读晶体管。
[0009]优选地，所述第一读晶体管和所述第二读晶体管的栅极分别连接至所述存储单元的所述第一读出端和所述第二读出端；所述第一读晶体管和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管和所述第二读晶体管的源极接地。
[0010]优选地，所述第一读晶体管、所述第二读晶体管为NMOS晶体管。
[0011 ] 优选地，所述存储单元包括:第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点；第一写传输晶体管和第二写传输晶体管，所述第一写传输晶体管和所述第二写传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述第一位线和所述第二位线连接，栅极分别与对应的写字线连接；以及第一读传输晶体管和第二读传输晶体管，所述第一读传输晶体管和所述第二读传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述第一读晶体管和所述第二读晶体管连接，栅极分别与对应的读字线连接
[0012]优选地，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。
[0013]优选地，所述第一写传输晶体管、所述第二写传输晶体管、所述第一读传输晶体管和所述第二读传输晶体管为NMOS晶体管。
[0014]根据本发明的另一个方面，还提供一种SRAM存储器。该SRAM存储器包括上述任一种SRAM存储单元阵列。
[0015]根据本发明的又一个方面，还提供一种基于上述的SRAM存储器的控制方法。该控制方法包括:对多个所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为高电位，并将所述第一读位线和所述第二读位线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述选定者中的信息。
[0016]优选地，所述控制方法还包括:将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。
[0017]根据本发明的SRAM存储单元阵列，用两个读晶体管作用于位于一列的多个存储单元，减少了 SRAM存储单元阵列中晶体管的数量，从而减小了 SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。SRAM存储单元阵列中，写操作和读操作路径分开，可以同时得到较高的β比和Y比，而且能够提高静态噪声容限，提高存储单元的稳定性。同时，可以直接比较第一读位线和第二读位线上的信号，而不需要额外的参考电路，使得读操作更方便。
[0018]在
【发明内容】
中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0019]以下结合附图，详细说明本发明的优点和特征。
【附图说明】
[0020]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述，用来解释本发明的原理。在附图中，
[0021]图1为现有的6Τ SRAM存储单元的示意图；
[0022]图2为现有的8Τ SRAM存储单元的示意图；
[0023]图3为根据本发明的一个实施例的SRAM存储单元阵列的示意图；以及
[0024]图4为图3所示的SRAM存储单元阵列中的SRAM存储单元的示意图。
【具体实施方式】
[0025]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
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