同时上传。因此，在局部总线的出口，通过上述的硬件预处理直接产生校验结果(4byte转化为4bit)，再由系统总线上传CPU，同样符合“读校验”的初衷。
[0052]“读显示”步骤目的是查看存储器的具体内容，在试验暂停或停止后进行，偶尔为之。局部总线虽能并行(按列)读取数据却不能并行传输，每一时刻只能允许I个管位操作，采取“单选”。
[0053]综上，在各管位上分别插接待测试EEPROM，打开机器开关，选择试验的器件型号、次数、写入区域以及周期等输入信息，按“启动”键，开始“擦除-写入-读校验”循环操作并显示当前次数。接受“暂停”键和“停止”键。能有效节约时间和提高效率。
[0054]以上述试验方法为基础，根据本发明一实施例，请参阅图2，EEPROM耐久性试验装置，包括:M行N列的矩阵结构101、中央处理器102、逻辑控制电路103、数据总线电路104和锁存器105。
[0055]矩阵结构101由M*N个用于插接待测试EEPROM的管位构成，M彡2且为整数，N彡2且为整数，本实施例中，M、N = 4(以下均以M、N = 4为例)，如图3。每行4个管位引出一条局部数据总线DB1、DB2、DB3或DB4。
[0056]中央处理器102输出各个信号，包括4个行选信号BX1_BX4，4个列选信号CE1-CE4，使能信号/RD、/WR。还引出其他总线，如图4所示，包括8位I/O总线D0-D7，输出总线 yO-y7、Xl_X4。
[0057]数据总线电路104连接各局部数据总线DB1、DB2、DB3、DB4和系统总线DB。具体如图5所示，本实施例中，由四个74245芯片构成。系统总线DB连接中央处理器102。
[0058]逻辑控制电路103连接矩阵结构101、中央处理器102和数据总线电路104，根据行选信号、列选信号和使能信号对各管位实现单选、全选以及列选，同时根据使能信号/RD、/WR对各管位上的待测试EEPROM进行读、写控制。本实施例中，逻辑控制电路103由图6、图7和图8各自所示电路构成。G1-G4为4路局部总线开关信号，/RD为使能信号，也为局部总线方向信号；Gjy为状态总线开关信号。0E1-0E4由CE1-CE4与/RD合成，STU ST2由CPU的X1、X2端衍生，控制高压或感性器件。图8所示电路连接一个管位上的待测试EEPR0M。所有逻辑控制电路103包括16个图8所示电路。/OE信号是28C64的输出使能端，通常取“O”和“I”状态，在擦除时为高压端，并且从逻辑“I”直接跳到+12v。在图8中集电极开路信号STl (由Xl产生)控制M2通断，当导通时OUT端具有+12v电压，当M2截止时，OUT输出由OEl控制，为逻辑电平。
[0059]BX1-BX4为行选信号，CE1-CE4为列选信号。/RD为高，默认为写。BX1-BX4及CE1-CE4全低为全选状态，对应“擦除”和“写入”。/RD为低，且BX1-BX4全为低，CE1-CE4仅有一个低时为列选状态，对应“读校验”。/RD为低，且BX1-BX4有一为低，CE1-CE4有一为低时，为单选状态，对应“读显示”。为了最大化工作效率，最优化方案是“擦除、写入时全选，读校验时列选，读显示时单选。
[0060]锁存器105连接系统总线DB且存储互为反码的写入数据(优选55H和AAH)，根据上面所述，互为反码的55H(01010101B)和AAH(10101010B)在相邻两轮“写入”中写入，将
“查空”步骤省略。
[0061]针对“读校验”采取并行操作，增加读校验电路106。读校验电路106连接锁存器105、系统总线DB以及各局部数据总线DB1、DB2、DB3、DB4。本实施例中，如图9所示，读校验电路106包括4个比较器C0M1、COM2、COM3、COM4和总线收发器U1。每个比较器由2片7485芯片构成，4路局部总线信号DBl，DB2，DB3，DB4通过各自的比较器COMl、COM2、COM3或COM4与锁存器105中的写入模型作比较，每一路产生一位结果信号，“I”为相同，“O”为不同，共4位结果通过总线收发器Ul传至系统总线DB上，再传给中央处理器102。这样，通过预处理，四路32位数据就压缩为4位，其意义在于可同时对一列进行“读校验”，效率大为提高。方框内为第一路比较器COMl的详图。每片7485芯片为4位比较器，两片级联成8位比较器。输入端分别来自由锁存器105(74374芯片)锁存的写入数据与局部数据总线DBl的数据，只有两方数据完全相等时，Yl输出为“1”，否则，Yl输出“0”，在“读校验”周期下，读到的是硬件比较器直接产生的结果。读校验目的只判数据相等与否，不关心大小关系。
[0062]以上所述仅是本发明的一种实施方式，应当指出，对于本领域普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干相似的变形和改进，这些也应视为本发明的保护范围之内。
【主权项】
1.一种EEPROM耐久性试验方法，其特征在于，包括: 搭建M行N列的矩阵结构，具有M*N个用于插接待测试EEPROM的管位，每行N个管位引出一条局部数据总线，M彡2且为整数，N彡2且为整数； 以“擦除-写入-读校验”为一轮测试周期对所有管位上的待测试EEPROM批量测试，其中， 在“擦除”步骤中，对所有待测试EEPROM同时擦除， 在相邻两轮测试周期的“写入”步骤中，所有待测试EEPROM分别同时写入互为反码的两个写入数据。
2.根据权利要求1所述的EEPROM耐久性试验方法，其特征在于，每轮的“读校验”步骤中， 将M路局部数据总线的数据与预存的写入数据比较，相等时输出高电平，不等时输出低电平； 整合M路局部数据总线的数据比较结果，得到M位数据，通过系统总线上传，以对一列待测试EEPROM同时进行读校验测试。
3.根据权利要求2所述的EEPROM耐久性试验方法，其特征在于，在试验暂停或停止后，单独选择一个待测试EEPROM进行“读显示”步骤。
4.根据权利要求2或3所述的EEPROM耐久性试验方法，其特征在于，所述M、N均为4。
5.根据权利要求1所述的EEPROM耐久性试验方法，其特征在于，所述互为反码的两个写入数据为55H和AAH。
6.一种EEPROM耐久性试验装置，其特征在于，包括: 由M*N个用于插接待测试EEPROM的管位构成的M行N列的矩阵结构(101)，每行N个管位引出一条局部数据总线，M彡2且为整数，N彡2且为整数； 输出M个行选信号、N个列选信号以及使能信号的中央处理器(102); 根据所述行选信号、列选信号和使能信号对各管位实现单选、全选以及列选的逻辑控制电路(103)，该逻辑控制电路(103)根据所述使能信号对所选各管位上的待测试EEPROM进行读、与控制； 连接各局部数据总线和系统总线的数据总线电路(104)，所述系统总线连接所述中央处理器(102);以及 连接所述系统总线且存储互为反码的两个写入数据的锁存器(105)。
7.根据权利要求6所述的EEPROM耐久性试验装置，其特征在于，还包括: 连接所述锁存器(105)、系统总线以及各局部数据总线的读校验电路(106)，该读校验电路(106)将各局部数据总线的数据与预存于所述锁存器(105)的写入数据比较，得到M位的比较结果，将该比较结果通过所述系统总线上传至所述中央处理器(102)。
8.根据权利要求7所述的EEPROM耐久性试验装置，其特征在于，所述读校验电路(105)包括: 将各局部数据总线的数据与预存于所述锁存器(105)的写入数据进行比较的M个比较器；以及 将比较结果汇总得到M位数据，并通过所述系统总线传输给所述中央处理器(102)的总线收发器。
9.根据权利要求6、7或8所述的EEPROM耐久性试验装置，其特征在于，所述M、N均为4。
10.根据权利要求6所述的EEPROM耐久性试验装置，其特征在于，所述互为反码的两个写入数据为55H和AAH。
【专利摘要】本发明公开了一种EEPROM耐久性试验方法，包括：搭建矩阵结构；以“擦除-写入-读校验”为一轮测试周期对所有管位上的待测试EEPROM批量测试。针对现有EEPROM耐久性试验过程进行改进，省略“查空”步骤，引入并行操作，使得“擦除”、“写入”时实现全选操作，“读校验”时通过预处理直接产生校验结果，以实现列选操作。本发明还公开了一种EEPROM耐久性试验装置，包括：矩阵结构、中央处理器、逻辑控制电路、数据总线电路和锁存器。在“擦除-写入-读校验”的每个环节上尽量多的采用并行操作，有效节省时间和提高效率。
【IPC分类】G11C29-56
【公开号】CN104658613
【申请号】CN201410840202
【发明人】赵德权, 李翠, 于祥苓, 常宏伟, 戴俊夫, 裴志强
【申请人】中国电子科技集团公司第四十七研究所
【公开日】2015年5月27日
【申请日】2014年12月30日