半导体芯片、包括其的层叠芯片及其测试方法
【专利说明】半导体芯片、包括其的层叠芯片及其测试方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年12月23日向韩国知识产权局提交的申请号为10-2013-0161587的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例涉及半导体芯片、包括其的层叠芯片及其测试方法，更具体而言，涉及测试层叠芯片中的凸块的故障的技术。
【背景技术】
[0004]随着电子行业发展的快速进展，用户需要重量轻、比例缩小、高速操作、多功能以及高性能。根据这种需求研发的电子产品装配技术之一是芯片级封装或芯片尺寸封装。
[0005]芯片级封装可以显著地减小半导体或者片上系统封装体的厚度或尺寸。在对芯片级封装的半导体器件或片上系统进行层叠的情况下，可以设置微凸块以易于在层叠芯片之间物理接触。
[0006]在传统的存储器件中，输入/输出缓冲器与接合焊盘直接电耦接。也就是说，在进行接合的芯片中，经由接合焊盘来执行晶片测试。因此，通过在进行导线接合之前经由接合焊盘直接执行探针测试，可以测试输入/输出缓冲器的输入泄漏电流。具体地，在各种测试项目之中可以直接执行经由接合焊盘的用于输入泄漏电流的测试。
[0007]由于研发了层叠存储器，所以要被直接层叠在片上系统上的存储器具有如下的结构:不经由导线接合，而经由微凸块与底部的片上系统电耦接。
[0008]在具有这种结构的存储器中，因为输入/输出缓冲器与微凸块电耦接，所以不能通过直接与微凸块接触来执行探针测试。换言之，在使用TSV (穿通硅通孔)和微凸块焊盘的存储器作为新型存储器时，不能通过直接探测微凸块来执行测试。
[0009]即使直接对微凸块执行探针测试，在测试之后受污染的微凸块也不太可能在层叠片上系统时电耦接得好。即，在直接探测微凸块的情况下，微凸块的形状可能由于探针引脚的冲击而改变。
[0010]根据这个事实，在使用测试之后受污染的凸块来进行层叠时，可能发生诸如开路或短路的各种故障。因此，如果在凸块中或者在与凸块电耦接的输入/输出缓冲器中出现泄漏电流，则不易发现泄漏电流。
【发明内容】
[0011]本文描述了一种用于在不直接探测经由凸块电耦接的层叠芯片中的凸块的情况下测试凸块的故障的技术。
[0012]在本公开的一个实施例中，一种半导体芯片包括:输入焊盘和输出焊盘，形成在半导体芯片上；至少一个凸块，形成在半导体芯片上；以及测试扫描链，被配置成将从输入焊盘施加的数据输出至与凸块电耦接的节点、通过将节点浮置预定的时间来储存与节点的电容相对应的数据、以及将与储存的电容相对应的数据输出至输出焊盘。
[0013]在本公开的一个实施例中，一种层叠芯片包括:第一芯片；第二芯片，层叠在第一芯片之上；输入焊盘和输出焊盘，形成在第二芯片上；至少一个凸块，被配置成将第一芯片和第二芯片彼此电耦接；以及测试扫描链，被配置成将从输入焊盘施加的数据输出至与凸块电耦接的节点、通过将节点浮置预定的时间来储存与节点的电容相对应的数据、以及将与储存的电容相对应的数据输出至输出焊盘。
[0014]在本公开的一个实施例中，一种层叠芯片包括:第一芯片；第二芯片，层叠在第一芯片之上；多个凸块，被配置成将第一芯片和第二芯片彼此电耦接；以及测试扫描链，被配置成将经由输入凸块从第一芯片施加的数据输出至与所述多个凸块电耦接的节点、将节点浮置预定的时间、储存与节点的电容相对应的数据、以及将储存的与电容相对应的数据经由输出凸块输出至第一芯片。
[0015]在本公开的一个实施例中，一种层叠芯片包括:第一芯片；第二芯片，层叠在第一芯片之上；多个凸块，被配置成将第一芯片和第二芯片彼此电耦接；以及测试扫描链，被配置成将经由所述多个凸块从第一芯片施加的数据并行地输出至形成在第二芯片中的节点、将节点浮置预定的时间、储存与节点的电容相对应的数据、以及将储存的与电容相对应的数据经由所述多个凸块并行输出至第一芯片。
[0016]在本公开的一个实施例中，一种测试层叠芯片的方法包括以下步骤:将经由输入焊盘施加的数据储存在相应的储存单元中；当对应于选择信号而导通相应的输出缓冲器时，将储存在相应的储存单元中的数据输出至与凸块电耦接的节点；当对应于选择信号而关断驱动缓冲器时将节点浮置，以及以预定的时间将与电容相对应的数据充入节点；对应于控制时钟而将充入节点的、与电容相对应的数据输出至相应的储存单元；以及经由输出节点输出储存在相应的储存单元中的数据。
【附图说明】
[0017]结合附图描述本发明的特点、方面和实施例，其中:
[0018]图1是根据本公开的一个实施例的半导体芯片的配置图；
[0019]图2是解释用于测试根据本发明的实施例的半导体芯片的方法的时序图；
[0020]图3是概念性地解释图2中的时序图的图；
[0021]图4是根据本公开的一个实施例的层叠芯片的配置图；
[0022]图5是解释图4的实施例中的层叠芯片测试方法的图；
[0023]图6是解释用于测试图5中的层叠芯片的方法的时序图；
[0024]图7是根据本公开的一个实施例的层叠芯片的配置图；以及
[0025]图8是根据本公开的一个实施例的层叠芯片的配置图。
【具体实施方式】
[0026]在下文中，将参照附图经由各种实施例的实例来描述根据本公开的半导体芯片、包括其的层叠芯片及其测试方法。照此，除非另有说明，否则相同的附图标记或字符在说明书和附图中表示相同的元件。
[0027]图1是根据本公开的一个实施例的半导体芯片的配置图。
[0028]根据本公开的一个实施例的半导体芯片200包括:多个焊盘Pl至P6、缓冲器220和270、驱动缓冲器230和250、储存单元240和260、以及控制单元280。
[0029]根据本公开的实施例的半导体芯片200可以通过与凸块电耦接的穿通硅通孔(TSV)而被电耦接。尽管例如在本公开的实施例中描述了半导体芯片200不包括TSV，但是应当注意的是，本公开不局限于此，半导体芯片200可以包括TSV。
[0030]凸块210可以是半导体芯片200中的用于在不同芯片之间传送命令和地址(CA)的凸块。凸块211可以是半导体芯片200中的用于在不同芯片之间传送数据(DQ)的凸块。
[0031]尽管在本公开的实施例中描述了凸块210和211的数目为二个，但是应当注意的是，本公开的实施例不局限于此，每个芯片可以包括多个凸块。
[0032]凸块210和211决定不同芯片之间的连接性。微凸块210和211的连接性被视为确定半导体芯片200中发生故障的重要因素。因此，需要用于检测微凸块210和211的连接性故障的方法。
[0033]作为用于测试微凸块210和211的故障的方法，可以使用边界扫描测试(BST)。在边界扫描测试中，测试微凸块210和211是否与相应的器件电耦接。
[0034]为此，半导体芯片200包括:多个焊盘Pl至P6、缓冲器220和270、驱动缓冲器230和250、储存单元240和260、以及控制单元280。半导体芯片200被分配有所述多个焊盘Pl至P6，经由所述多个焊盘Pl至P6输入和输出相应的信号以执行边界扫描测试。
[0035]驱动缓冲器230、储存单元240、驱动缓冲器250以及储存单元260组成测试扫描链TSC。在测试扫描链TSC中，串联电耦接的驱动缓冲器230、储存单元240、驱动缓冲器250以及储存单元260为连续地电耦接。
[0036]尽管例如在本公开的实施例中描述了测试扫描链TSC由两个驱动缓冲器230和250以及两个储存单元240和260组成，但是应当注意的是，本公开的实施例不局限于此，测试扫描链TSC可以包括交替地串联电耦接的多个驱动缓冲器和多个储存单元。
[0037]焊盘Pl是输入有扫描芯片选择信号SCS_n的焊盘。焊盘P2是输入有用于将测试扫描链TSC使能的扫描使能信号SEN的焊盘。焊盘P3是输入有用于选择测试扫描链TSC的操作模式的扫描移位信号SSH的焊盘。焊盘P4是输入有扫描时钟SCK的焊盘。
[0038]焊盘P5是输入有扫描输入信号SDI的输入焊盘。焊盘P6是用于输出扫描输出信号SDO的输出焊盘。由于不能直接对微凸块210和211执行探针测试，所以提供焊盘P5和P6以允许输入和输出数据。尽管例如在本公开的实施例中描述了输入焊盘P5和输出焊盘P6分别输入和输出串行数据，但是应当注意的是，本公开的实施例不局限于此。
[0039]控制单元280被