器核心
[0030] 20、80 :逻辑控制器
[0031] 21 ~2m、81 ~8x :选择器
[0032] 31~3m、91~9x :输出驱动器
[0033] 50、100:存储器
[0034] 60:电压提升电路
[0035] 61~6x:提升电容单元
[0036] 302 :切换时序电路
[0037] 304 :字元线驱动器
[0038] 306 :电压调整器
[0039] 308 :字元线电压提升电路
[0040] 310 :可编程电压源
【具体实施方式】
[0041] 请参照图3,其所绘示为字元线上的负载与提升电容之间的关系示意图。假设任一 字元线（WL)连接至X个存储器核心71~7x,并且该字元线（WL)稱合（couple)至电压提 升电路60。
[0042] 如图3所示，该字元线（WL)连接是连接至X个存储器核心71~7x，且每个存储 单元71~7x上有其各自的附载cl~cx。所以该字元线（WL)上的负载为Cwl = (cl+… +cx)。再者，电压提升电路60所使用的提升电容为Cbst。因此，在该字元线（WL)动作时， 电压提升电路60可提供的字元线电压（Vwl)为，
[0043]
[0044] 其中存储器的电源电压为VDD。换句话说，当字元线（WL)的长度越长时，字元线 (WL)上的负载Cwl越大，使得电压提升电路60的字元线电压Vwl提升能力变低。
[0045] 而本发明提出一种存储器编译器，其根据设计参数而进一步地设计出符合要求的 存储器，且此存储器具备提升字元线电压的相关电路。换言之，所述多个相关电路可根据字 元线的负载Cwl的改变而变更提升电容Cbst的数值。换句话说，本发明的编译器为具备适 应性（adaptive)提升字元线电压Vwl能力的存储器编译器。以下详细说明之。
[0046] 请参照图4,其所绘示为本发明存储器编译器所设计的存储器示意图。当研发人 员对存储器编译器输入特定存储量的存储器信息时，存储器编译器即可生成一存储器1〇〇。 换言之，存储器编译器根据特定存储量的存储器信息来计算出存储器核心71~7x、选择器 81~Sx与输出驱动器91~9x的数目，并搭配逻辑控制器80与字元线驱动器70。除此之 外，本发明的编译器还增加一电压提升电路60以及计算电压提升电容单元61~6x的数 目。而经由存储器编译器配置（placement)电压提升电容单元61~6x、存储器核心71~ 7x、选择器81~8x、输出驱动器91~9x、逻辑控制器80、字元线驱动器70与电压提升电路 60后即形成本发明之存储器100。
[0047] 再者，上述存储器100中的逻辑控制器80、字元线驱动器70、存储器核心71~lx、 选选择器81~8x、与输出驱动器91~9x的功能相同于图1，此处不再赘述。
[0048] 在本发明存储器编译器所生成的存储器100中，一个存储器核心搭配一个选择 器、一个输出驱动器、与一个提升电容单元。因此，X个存储器核心71~7x搭配对应X个选 择器81~8x、x个输出驱动器91~9x以及X个提升电容单元61~6x。再者，存储器100 中的电压提升电路60搭配X个提升电容单元61~6x是用来产生提升的字元电压（boosted word line voltage)Vwl。换句话说，存储器核心71~7x的数目正比例于提升电容单元 61~6x的数目。
[0049] 如图4所示，字元线驱动器70耦接至电压提升电路60,字元线驱动器70与电压 提升电路60各具有第一线路（BSTH)与第二线路（BSTL)连接至所有的提升电容单元61~ 6x。再者，每一个提升电容单元61~61x中包括一电容器连接于第一线路（BSTH)与第二 线路（BSTL)之间。而电压提升电路60所使用的提升电容Cbst即为第一线路（BSTH)与第 二线路（BSTL)上的的等效电容值。
[0050] 以图4为例，当存储器核心的数目越多时，提升电容单元的数目也会增加。由于存 储器核心的数目越多，字元线WL会越长，使得字元线WL上的负载Cwl增加。再者，提升电 容单元的数目越多，提升电容Cbst的等效电容值也会增加。
[0051] 很明?她，由干电压搵并电路fiO搵供的字元线电压（Vwl)为
[0052]
[0053] 在字元线WL上的负载Cwl增加的情况下，提升电容单元Cbst的等效电容值也随 之增加。因此，可以维持电压提升电路60的字元线电压Vwl提升能力。
[0054] 请参照图5A与图5B，其所绘示为本发明第一实施例的字元线驱动器、电压提升电 路与提升电容单元及其相关信号示意图。字元线驱动器70包括一第一晶体管Ml、第二晶体 管M2与第三晶体管M3。第三晶体管M3源极连接至电源电压VDD，栅极接收提升致能信号 BST_en，漏极连接至第一线路（BSTH)。第一晶体管Ml源极连接至第一线路（BSTH)，栅极接 收字元线致能信号WL_en，漏极连接至字元线WL。第二晶体管M2漏极连接至字元线WL，栅 极接收字元线致能信号WL_en，源极连接至接地端。
[0055] 另外，电压提升电路60接收提升致能信号BST_en，并且连接至第二线路（BSTL)。 再者，第一线路（BSTH)与第二线路（BSTL)之间是连接至提升电容单元61~61x。而所有 的提升电容单元61~61x的等效电容值即视为提升电容Cbst。
[0056] 基本上，提升致能信号BST_en与字元线致能信号WL_en系由逻辑控制器80所输 出。如图5B所示，于时间点tl时，字元线致能信号WL_en动作，第一晶体管Ml与第三晶体 管M3开启（turn on)，使得字元线WL电压为电源电压VDD。
[0057] 于时间点t2时，提升致能信号BST_en动作，第三晶体管M3关闭（turn off)。因 此，于时间点t3时，字元线WL上的电压为电源电压VDD加上增量Vdelta，亦即第一线路 (BSTH)上的电压。换句话说，当提升致能信号BST_en动作后，字元线电压即可有效地被提 升。
[0058] 请参照图6A与图6B，其所绘示为本发明第二实施例的字元线驱动器、电压提升电 路与提升电容单元及其相关信号示意图。字元线驱动器70包括一或门（OR gate)72、一晶 体管Ma与一晶体管Mb。或门72输入端分别接收提升致能信号BST_en与字元线致能信号 WL_en ;晶体管Mb源极连接至电源电压VDD，栅极连接至或门72输出端，漏极连接至第一线 路（BSTH)与字元线WL。晶体管Ma漏极连接至第一线路（BSTH)，栅极接收字元线致能信号 WL_en，漏极连接至接地端。
[0059] 另外，电压提升电路60接收提升致能信号BST_en，并且连接至第二线路（BSTL)。 再者，第一线路（BSTH)与第二线路（BSTL)之间是连接至提升电容单元61~61x。而所有 的提升电容单元61~61x的等效电容值即视为提升电容Cbst。
[0060] 同理，提升致能信号BST_en与字元线致能信号WL_en是由逻辑控制器80所输出。 如图6B所示，于时间点tl时，提升致能信号BST_en为低电平且字元线致能信号WL_en转 换至低电平，晶体管Mb开启（turn on)且晶体管Ma关闭（turn off),使得字元线WL电压 为电源电压VDD。
[0061] 于时间点t2时，提升致能信号BST_en转换至高电平，晶体管Mb开启与晶体管Ma 关闭。因此，于时间点t3时，字元线WL上的