存储器及存储器的读取方法
【专利摘要】一种存储器及存储器的读取方法。所述存储器的读取方法包括：施加0V电压至目标存储单元连接的源线，施加正电压值的第一读取电压至所述目标存储单元连接的字线，施加负电压值的第二读取电压至所述目标存储单元连接的第一控制栅线和第二控制栅线；通过读取电路读取所述目标存储单元连接的位线上的电流。本发明技术方案提供的存储器及存储器的读取方法，减小了对所述存储器进行读取操作时的功耗。
【专利说明】存储器及存储器的读取方法
【技术领域】
[0001]本发明涉及存储器【技术领域】，特别涉及一种存储器及其读取方法。
【背景技术】
[0002]电可擦可编程只读存储器(EEPROM, Electrically Erasable ProgrammableRead-Only Memory)是一种以字节为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM, Erasable Programmable Read-OnlyMemoryXEEPROM不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于EEPROM的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM, Random Access Memory)芯片，甚至取代部分的硬盘功能,与高速RAM成为二^世纪最常用且发展最快的两种存储技术。
[0003]图1是现有的一种EEPROM存储单元的剖面结构示意图。参考图1,所述存储单元包括:衬底100 ;位于所述衬底100上方的中间电极103 ;对称分布于所述中间电极103两侧的第一存储位和第二存储位。其中，所述第一存储位包括漏极101、第一控制栅极104以及第一浮栅105 ;第二存储位包括源极102、第二控制栅极106以及第二浮栅107。所述漏极101和所述源极102位于所述衬底100内部，所述第一控制栅极104、所述第一浮栅105、所述第二控制栅极106以及所述第二浮栅107位于所述衬底100上方。通常来说，采用图1所示的存储单元存储数据时，仅使用所述第一存储位和所述第二存储位中的一个存储位存储数据，另一个存储位作为备用。
[0004]多个如图1所示的存储单元呈阵列排布形成EEPROM存储阵列，每个存储单元的控制栅极、中间电极、源极以及漏极分别连接至控制栅线、字线、源线以及位线，通过对所述控制栅线、字线、源线以及位线施加不同的操作电压，实现对所述存储单元的读操作、写操作以及擦除操作。以采用所述第一存储位存储数据、所述第二存储位作为备用为例，对所述存储单元进行写操作时，即是将电子注入所述第一浮栅105，进行写操作后读出的为二进制数据“O” ;对所述存储单元进行擦除操作时，即是释放所述第一浮栅105中存储的电子，进行擦除操作后读出的为二进制数据“ 1 ”。
[0005]图2是采用常见的一种读取电路对图1所示的存储单元进行读取的结构示意图。参考图2，以存储单元MlO为目标存储单元(即需要进行读取的存储单元)为例，所述存储单元MlO的第一控制栅极连接第一控制栅线CG1，所述存储单元MlO的第二控制栅极连接第二控制栅线CG2，所述存储单元MlO的中间电极连接字线WL，所述存储单元MlO的源极连接源线SL，所述存储单元MlO的漏极连接位线BL。所述第一控制栅线CGl、字线WL以及第二控制栅线CG2连接存储器中的行译码器10，所述位线BL连接存储器中的列选通晶体管Ml I的源极，所述源线SL通常接地。所述列选通晶体管Mll的栅极连接存储器中的列译码器11，所述列选通晶体管Mll的漏极连接读取电路12。
[0006]所述读取电路12包括参考电流源Iref、比较器Comp、放大器Al以及调整晶体管M12。其中，所述参考电流源Iref的一端适于输入电源电压Vdd，所述参考电流源Iref的另一端连接所述比较器Comp的第一输入端和所述调整晶体管M12的漏极；所述比较器Comp的第二输入端适于输入参考电压Vr，所述比较器Comp的输出端适于输出数据Dout ;所述调整晶体管M12的栅极连接所述放大器Al的输出端，所述调整晶体管M12的源极连接所述放大器Al的输入端和所述列选通晶体管Mll的漏极。
[0007]在读取所述存储单元MlO前，由所述放大器Al和所述调整晶体管M12对所述列选通晶体管M12的漏极进行预充电，即所述列选通晶体管Mll的漏极电压随所述调整晶体管M12的栅极电压升高而被快速充电至高电平。所述调整晶体管M12的栅极通常还接有预充电单元(图未示)，以对所述调整晶体管M12的栅极电压进行控制。当所述列选通晶体管Mll的漏极电压升高至一预定值时，所述调整晶体管M12的栅极电压降低，将所述调整晶体管M12截止。
[0008]读取所述存储单元MlO时，通过所述行译码器10向所述字线WL、所述第一控制栅线CGl和所述第二控制栅线CG2施加读取电压，通过所述列译码器11向所述行选通管Mll的栅极施加驱动电压，使所述行选通管Mll导通。所述调整晶体管M12处于不完全截止状态，流过所述调整晶体管M12的电流被钳位到与所述存储单元MlO的电流相等。所述参考电流源Iref提供的参考电流和所述存储单元MlO的电流进行比较，根据比较结果对数据节点VD进行充电或放电，升高或降低所述数据节点VD的电压，所述比较器Comp根据所述数据节点VD的电压和所述参考电压Vr的比较结果输出数据Dout为“I”或“O”。
[0009]通常，所述行译码器10包括字线译码单元和控制栅线译码单元，所述字线译码单元适于向所述字线WL提供读取电压，所述控制栅线译码单元适于向所述第一控制栅线CGl和所述第二控制栅线CG2提供读取电压。所述行译码器10提供的读取电压如表一所示。
[0010]表一
[0011]
[CGI
【权利要求】
1.一种存储器，其特征在于，包括: 存储阵列，包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元，所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极以及源极，所述中间电极连接所述字线，所述第一控制栅极连接所述第一控制栅线，所述第二控制栅极连接所述第二控制栅线，所述漏极连接所述位线，所述源极连接所述源线； 行译码器，适于在对所述存储器进行读操作时向所述字线提供正电压值的第一读取电压、向所述第一控制栅线和所述第二控制栅线提供负电压值的第二读取电压； 读取电路，适于读取所述存储单元存储的数据； 列选通晶体管，适于连通所述位线和所述读取电路； 列译码器，适于控制所述列选通晶体管的导通与截止。
2.如权利要求1所述的存储器，其特征在于，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。
3.如权利要求1或2所述的存储器，其特征在于，所述行译码器包括字线译码单元和控制栅线译码单元；所述字线译码单元适于向所述字线提供所述第一读取电压，所述控制栅线译码单元适于向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。
4.如权利要求 3所述的存储器，其特征在于，所述控制栅线译码单元包括: 预译码单元，适于根据所述存储单元的地址信号在第一电源域产生所述存储单元的操作电压； 电平移位单元，适于将所述第一电源域的操作电压转换为第二电源域的操作电压，所述第二电源域的负电源电压与所述第二读取电压相等； 输出缓冲单元，适于增强所述第二电源域的操作电压的驱动能力。
5.如权利要求4所述的存储器，其特征在于，所述输出缓冲单元包括PMOS晶体管和NMOS晶体管； 所述PMOS晶体管的源极适于输入所述第二电源域的正电源电压，所述PMOS晶体管的栅极连接所述NMOS晶体管的栅极并适于输入所述第二电源域的操作电压，所述PMOS晶体管的漏极连接所述NMOS晶体管的漏极，所述NMOS管的源极适于输入所述第二电源域的负电源电压。
6.如权利要求1所述的存储器，其特征在于，在所述存储阵列中，同行存储单元的中间电极连接同一条字线，同行存储单元的第一控制栅极连接同一条第一控制栅线，同行存储单元的第二控制栅极连接同一条第二控制栅线，同列存储单元的漏极连接同一条位线，同列存储单元的源极连接同一条源线。
7.如权利要求1所述的存储器，其特征在于，所述读取电路包括参考电流源、比较器、放大器以及调整晶体管； 所述参考电流源的一端适于输入所述存储器的电源电压，所述参考电流源的另一端连接所述比较器的第一输入端和所述调整晶体管的漏极； 所述比较器的第二输入端适于输入参考电压，所述比较器的输出端适于输出所述存储单元存储的数据； 所述调整晶体管的栅极连接所述放大器的输出端，所述调整晶体管的源极连接所述放大器的输入端和所述列选通晶体管的漏极。
8.如权利要求1所述的存储器，其特征在于，所述行译码器还适于在所述存储器处于待机模式时向所述第一控制栅线和所述第二控制栅线提供所述第二读取电压。
9.一种存储器的读取方法，其特征在于，所述存储器包括存储阵列，所述存储阵列包括字线、第一控制栅线、第二控制栅线、位线、源线以及呈阵列排布的存储单元，所述存储单元包括中间电极、第一控制栅极、第二控制栅极、漏极以及源极，所述中间电极连接所述字线，所述第一控制栅极连接所述第一控制栅线，所述第二控制栅极连接所述第二控制栅线，所述漏极连接所述位线，所述源极连接所述源线，所述存储器的读取方法包括: 施加OV电压至目标存储单元连接的源线，施加正电压值的第一读取电压至所述目标存储单元连接的字线，施加负电压值的第二读取电压至所述目标存储单元连接的第一控制栅线和第二控制栅线； 通过读取电路读取所述目标存储单元连接的位线上的电流。
10.如权利要求1所述的存储器，其特征在于，所述第一读取电压为2.5V至3.5V，所述第二读取电压为-0.4V至-1V。
【文档编号】G11C16/06GK103811062SQ201410083968
【公开日】2014年5月21日 申请日期:2014年3月7日 优先权日:2014年3月7日
【发明者】杨光军 申请人:上海华虹宏力半导体制造有限公司