专利名称：存储器及更新存储器的方法
技术领域：
本发明有关于ー种存储器及更新存储器的方法，尤指ー种只要有至少ー记忆区块是去能吋，即可根据更新指令，更新至少ー去能的记忆区块的存储器及更新存储器的方法。
背景技术：
在先前技术中，只要动态随机存取存储器的至少ー记忆区块是在致能状态，则控制动态随机存取存储器的控制器就不会发出更新指令至动态随机存取存储器。请參照图1，图I为先前技术说明更新存储器的示意图。如图I所示，当控制器持续传送读取指令RO与写入指令WO至动态随机存取存储器的一记忆区块时，控制器是不会传送任何更新指令至动态随机存取存储器。因此，有时候控制器会有一段很长时间没有传送更新指令至动态随 机存取存储器，导致动态随机存取存储器会有一段很长时间没有被更新。然而，因为只有在动态随机存取存储器的所有记忆区块是在闲置(idle)状态时，控制器才会发出更新指令至动态随机存取存储器，所以在先前技术中，动态随机存取存储器的所有记忆区块的更新效率并不高。
发明内容
本发明的一实施例提供ー种更新存储器的方法。该方法包含接收一更新指令；侦测多个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的第一更新计数器的计数是否到达ー预定值，以产生一第一侦测结果；根据该第一侦测结果，执行一第一相对应的动作。上述的更新存储器的方法，其中根据该第一侦测結果，执行该第一相对应的动作包含当该第一记忆区块是为去能且该第一更新计数器的计数尚未到达该预定值时，根据该更新指令，更新该第一记忆区块。上述的更新存储器的方法，其中根据该第一侦测結果，执行该第一相对应的动作更包含接收ー下一更新指令，其中该更新指令与该下一更新指令之间至少间隔ー预定时间。上述的更新存储器的方法，其中根据该更新指令，更新该第一记忆区块包含利用该第一记忆区块所对应的ー第一字元解码器解码出该第一更新计数器的计数所对应的字线；及根据该更新指令，更新该对应的字线所对应的多个记忆単元，以及该第一更新计数器的计数加一。上述的更新存储器的方法，其中根据该第一侦测結果，执行该第一相对应的动作包含当该第一记忆区块是为致能或该第一更新计数器的计数到达该预定值时，侦测该多个记忆区块中的一第二记忆区块是否致能或对应于该第二记忆区块的第二更新计数器的计数是否到达该预定值，以产生一第二侦测结果；及根据该第二侦测结果，执行一第二相对应的动作。上述的更新存储器的方法，，其中根据该第二侦测結果，执行该第二相对应的动作包含当该第二记忆区块是为去能且该第二更新计数器的计数尚未到达该预定值时，根据该更新指令，更新该第二记忆区块。上述的更新存储器的方法，其中根据该第二侦测結果，执行该第二相对应的动作更包含接收ー下一更新指令，其中该更新指令与该下一更新指令之间间隔ー预定时间。上述的更新存储器的方法，其中根据该第二侦测結果，执行该第二相对应的动作包含当该第二记忆区块是为致能或该第二更新计数器的计数到达该预定值时，判断该多个记忆区块中的一第三记忆区块是否致能或该多个更新计数器中的一第三更新计数器的计数是否到达该预定值，以产生一第三侦测结果；及根据该第三侦测结果，执行一第三相对应的动作。上述的更新存储器的方法，另包含当对应于该多个记忆区块中的每一更新计数器的计数都到达该预定值时，重置对应于该多个记忆区块中的每一更新计数器。
上述的更新存储器的方法，另包含一更新指令解码器产生该更新指令。本发明的另ー实施例提供一种存储器。该存储器包含一判断电路、多个更新计数器及多个记忆区块。该判断电路用以接收一更新指令；该多个更新计数器耦接于该判断电路；该多个记忆区块耦接于该多个更新计数器，其中该多个更新计数器中的每一更新计数器对应于该多个记忆区块的ー记忆区块。该判断电路另用以侦测该多个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的该多个更新计数器中的第一更新计数器的计数是否到达ー预定值，以产生ー侦测結果。该判断电路根据该侦测结果选择性地根据该更新指令更新该多个记忆区块中的一个记忆区块。上述的存储器，其中当该第一记忆区块是为去能且该第一更新计数器的计数尚未到达该预定值时，该第一记忆区块根据该更新指令被更新。上述的存储器，其中当该第一记忆区块根据该更新指令被更新时，该第一更新计数器的计数加一。上述的存储器，更包含多个字元解码器，耦接于该多个更新计数器及该多个记忆区块，其中该多个字元解码器的每一字元解码器对应于该多个更新计数器的一更新计数器及该多个记忆区块的ー记忆区块，该多个字元解码器用以解码出对应的更新计数器的计数所对应的字线，其中该对应的字线所对应的多个记忆単元根据该更新指令被更新。上述的存储器，其中当该第一记忆区块是为致能或该第一更新计数器的计数到达该预定值时，该判断电路侦测该多个记忆区块中的一第二记忆区块是否致能或对应于该第ニ记忆区块的该多个更新计数器中的第二更新计数器的计数是否到达该预定值。上述的存储器，另包含一更新指令解码器，用以产生该更新指令。本发明提供一种存储器及更新存储器的方法。该存储器及该方法利用一判断电路依序侦测4个记忆区块中被致能的记忆区块或4个更新计数器中计数到达ー预定值的计数器，且传送一更新指令至至少ー去能的记忆区块中的一去能的记忆区块(对应于该去能的记忆区块的更新计数器尚未达到该预定值)。如此，相较于先前技木，即使多个记忆区块没有全部都在闲置状态，也能接收更新指令以更新闲置的记忆区块，使得该存储器的所有记忆区块的更新效率提高，所以可提升该存储器的使用效率。
图I为先前技术说明更新存储器的示意图。图2为本发明的一实施例说明ー种存储器的示意图。图3为说明更新指令与接续更新指令的下一更新指令之间至少间隔预定时间的示意图。图4A和图4B为本发明的另ー实施例说明ー种更新存储器的方法的流程图。其中附图标记200存储器202判断电路204更新指令解码器 B0-B3记忆区块 C0-C3更新计数器 RC、RCl更新指令RO读取指令TRFC预定时间WO写入指令WD0-WD3字元解码器400-430 步骤
具体实施例方式请參照图2，图2为本发明的一实施例说明ー种存储器200的示意图。存储器200包含一判断电路202、4个更新计数器C0-C3、4个字元解码器WDO WD3及4个记忆区块B0-B3，其中4个记忆区块B0-B3为相同的记忆区块，或不同的记忆区块。但本发明并不受限于存储器200仅包含4个记忆区块B0-B3，亦即存储器200可包含超过I个以上的记忆区块。另外，存储器200为ー动态随机存取存储器。判断电路202用以接收一更新指令RC，其中更新指令RC由一更新指令解码器204所产生；4个更新计数器C0-C3耦接于判断电路202 ；4个记忆区块B0-B3耦接于4个字元解码器WDO WD3和判断电路202。如图2所示，4个更新计数器C0-C3中的每一更新计数器对应于4个记忆区块B0-B3的ー记忆区块，以及4个字元解码器WDO WD3中的每一字元解码器亦对应于4个记忆区块B0-B3的一记忆区块。判断电路202另用以侦测4个记忆区块B0-B3中的一第一记忆区块BO是否致能或对应于第一记忆区块BO的4个更新计数器C0-C3中的第一更新计数器CO的计数是否到达ー预定值，其中预定值和第一记忆区块BO内的位线数目有夫。当第一记忆区块BO是为去能且第一更新计数器CO的计数尚未到达预定值时，判断电路202即可传送更新指令RC至第ー记忆区块B0，且第一记忆区块BO所对应的第一字元解码器WDO可根据第一更新计数器CO的计数，解码出第一更新计数器CO的计数所对应的字线(例如第一记忆区块BO内的第N字线，其中N为ー正整数)。因此，第一记忆区块BO内的第N字线所对应的多个记忆单元即可根据更新指令RC被更新。此时，第一更新计数器CO的计数会加一。当第一记忆区块BO是为致能或第一更新计数器CO的计数到达预定值时，判断电路202侦测4个记忆区块B0-B3中的一第二记忆区块B I是否致能或对应于第二记忆区块BI的第二更新计数器Cl的计数是否到达预定值。当第二记忆区块BI是为去能且第二更新计数器Cl的计数尚未到达预定值时，判断电路202即可传送更新指令RC至第二记忆区块BI，且第二记忆区块BI所对应的第二字元解码器WDl可根据第二更新计数器Cl的计数，解码出第二更新计数器Cl的计数所对应的字线(例如第二记忆区块BI内的第M字线，其中M为一正整数)。因此，第二记忆区块BI内的第M字线所对应的多个记忆单元即可根据更新指令RC被更新。此时，第二更新计数器Cl的计数会加一。另外，当第二记忆区块BI是为致能或第二更新计数器Cl的计数到达预定值时，判断电路202侦测4个记忆区块B0-B3中的一第三记忆区块B2是否致能或对应于第三记忆区块B2的第三更新计数器C2的计数是否到达预定值。当第三记忆区块B2是为去能且第三更新计数器C2的计数尚未到达预定值时，判断电路202即可传送更新指令RC至第三记忆区块B2，且第三记忆区块B2所对应的第三字元解码器WD2可根据第三更新计数器C2的计数，解码出第三更新计数器C2的计数所对应的字线(例如第三记忆区块B2内的第L字线，其中L为ー正整数)。因此，第三记忆区块B2内的第L字线所对应的多个记忆单元即可根据更新指令RC被更新。此时，第三更新计数器C2的计数会加一。另外，当第三记忆区块B2是为致能或第三更新计数器C2的计数到达预定值时，判断电路202侦测4个记忆区块B0-B3中的一第四记忆区块B3是否致能或对应于第四记忆区块B3的第四更新计数器C3的计数是否到达预定值。当第四记忆区块B3是为去能且第四更新计数器C3的计数尚未到达预定值时，判断电路202即可传送更新指令RC至第四记忆区块B3，且第四记忆区块B3所对应的第四字 元解码器WD3可根据第四更新计数器C3的计数，解码出第四更新计数器C3的计数所对应的字线(例如第四记忆区块B3内的第K字线，其中K为ー正整数)。因此，第四记忆区块B3内的第K字线所对应的多个记忆单元即可根据更新指令RC被更新。此时，第四更新计数器C3的计数会加一。另外，当4个更新计数器C0-C3中的每一更新计数器的计数都到达预定值时，重置4个更新计数器C0-C3中的每一更新计数器的计数。另外，当4个记忆区块B0-B3中的每ー记忆区块皆致能吋，更新指令解码器204不会产生更新指令RC至存储器200。另外，在本发明的另ー实施例，存储器200另包含更新指令解码器204。请參照图3，图3为说明更新指令RC与接续更新指令RC的下一更新指令RCl之间至少间隔ー预定时间TRFC的示意图。如图3所示，相较于先前技术，本发明虽然可提高存储器200的更新效率，但是更新指令RC与下一更新指令RCl之间的时间间隔仍不小于ー预定时间TRFC，亦即更新指令RC与下一更新指令RCl之间的时间间隔仍须符合ー动态随机存取存储器的规范。如图3所示，当第一记忆区块BO是为致能(例如第一记忆区块BO接收读取指令RO/写入指令W0)吋，更新指令解码器204可产生更新指令RC至存储器200，其中更新指令RC用以更新存储器200内的第二记忆区块BI、第三记忆区块B2或第四记忆区块B3。请參照图2、图3和图4A和图4B，图4A和图4B为本发明的另ー实施例说明ー种更新存储器的方法的流程图。图4A和图4B之更新存储器的方法利用图2的存储器200说明，详细步骤如下步骤400:开始；步骤402 :更新指令解码器204产生一更新指令RC ;进行步骤404 ；步骤404 :判断电路202接收更新指令RC ;进行步骤406 ；步骤406 :判断电路202侦测第一记忆区块BO是否致能或对应于第一记忆区块BO的第一更新计数器CO的计数是否到达预定值；如果否，进行步骤408 ;如果是，进行步骤412 ；步骤408 :利用第一记忆区块BO所对应的第一字元解码器WDO解码出第一更新计数器CO的计数所对应的字线；进行步骤410 ；步骤410 :根据更新指令RC，更新字线所对应的多个记忆単元，以及第一更新计数器CO的计数加一，跳回步骤402 ；步骤412 :判断电路202侦测第二记忆区块BI是否致能或对应于第二记忆区块BI的第二更新计数器Cl的计数是否到达预定值；如果否，进行步骤414 ;如果是，进行步骤418 ；步骤414 :利用第二记忆区块BI所对应的第二字元解码器WDl解码出第二更新计数器Cl的计数所对应的字线；进行步骤416 ；步骤416 :根据更新指令RC，更新字线所对应的多个记忆単元，以及第二更新计数器Cl的计数加一，跳回步骤402 ；
步骤418 :判断电路202侦测第三记忆区块B2是否致能或对应于第三记忆区块B2的第三更新计数器C2的计数是否到达预定值；如果否，进行步骤420 ;如果是，进行步骤424 ；步骤420 :利用第三记忆区块B2所对应的第三字元解码器WD2解码出第三更新计数器C2的计数所对应的字线；进行步骤422 ；步骤422 :根据更新指令RC，更新字线所对应的多个记忆単元，以及第三更新计数器C2的计数加一，跳回步骤402 ；步骤424 :判断电路202侦测第四记忆区块B3是否致能或对应于第四记忆区块B3的第四更新计数器C3的计数是否到达预定值；如果否，进行步骤426 ;如果是，进行步骤430 ；步骤426 :利用第四记忆区块B3所对应的第四字元解码器WD3解码出第四更新计数器C3的计数所对应的字线；进行步骤428 ；步骤428 :根据更新指令RC，更新字线所对应的多个记忆単元，以及第四更新计数器C3的计数加一，跳回步骤402 ；步骤430 :重置4个更新计数器C0-C3中的每一更新计数器的计数，跳回步骤402。在步骤406中，预定值和第一记忆区块BO内的位线数目有夫。在步骤408中，第ー记忆区块BO所对应的第一字元解码器WDO可根据第一更新计数器CO的计数，解码出第一更新计数器CO的计数所对应的字线(例如第一记忆区块BO内的第N字线)。因此，在步骤410中，第N字线所对应的多个记忆单元即可根据更新指令RC被更新。在步骤410执行之后(跳回步骤402)，更新指令解码器204产生下一更新指令，其中更新指令RC与下一更新指令之间的时间间隔不小于ー预定时间TRFC(如图3所示)，亦即更新指令RC与下一更新指令之间的时间间隔仍必须符合一动态随机存取存储器的规范。另外，第二记忆区块BI、第三记忆区块B2和第四记忆区块B3的操作原理皆和第一记忆区块BO相同，在此不再赘述。在步骤430中，当4个更新计数器C0-C3中的每一更新计数器的计数都到达预定值时，重置4个更新计数器C0-C3中的每一更新计数器的计数。另外，当4个记忆区块B0-B3中的每ー记忆区块皆致能时，更新指令解码器204不会产生更新指令RC至存储器200。综上所述，本发明所提供的存储器及更新存储器的方法，利用判断电路依序侦测4个记忆区块中被致能的记忆区块或4个更新计数器中计数到达预定值的计数器，且传送更新指令至至少ー去能的记忆区块中的一去能的记忆区块(其相对应更新计数器的计数尚未到达预定值)。如此，相较于先前技术，即使多个记忆区块没有全部都在闲置状态，也能接收更新指令以更新闲置的记忆区块，使得存储器的所有记忆区块的更新效率提高，所以可提升存储器的使用效率。以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。·
权利要求
1.ー种更新存储器的方法，其特征在于，包含 接收一更新指令； 侦测多个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的第一更新计数器的计数是否到达ー预定值，以产生一第一侦测结果；及 根据该第一侦测结果，执行一第一相对应的动作。
2.如权利要求I所述的更新存储器的方法，其特征在于，其中根据该第一侦测结果，执行该第一相对应的动作包含 当该第一记忆区块是为去能且该第一更新计数器的计数尚未到达该预定值时，根据该更新指令，更新该第一记忆区块。
3.如权利要求2所述的更新存储器的方法，其特征在于，其中根据该第一侦测结果，执 行该第一相对应的动作更包含 接收ー下一更新指令，其中该更新指令与该下一更新指令之间至少间隔ー预定时间。
4.如权利要求2所述的更新存储器的方法，其特征在于，其中根据该更新指令，更新该第一记忆区块包含 利用该第一记忆区块所对应的ー第一字元解码器解码出该第一更新计数器的计数所对应的字线 '及 根据该更新指令，更新该对应的字线所对应的多个记忆単元，以及该第一更新计数器的计数加一。
5.如权利要求I所述的更新存储器的方法，其特征在于，其中根据该第一侦测结果，执行该第一相对应的动作包含 当该第一记忆区块是为致能或该第一更新计数器的计数到达该预定值时，侦测该多个记忆区块中的一第二记忆区块是否致能或对应于该第二记忆区块的第二更新计数器的计数是否到达该预定值，以产生一第二侦测结果 '及 根据该第二侦测结果，执行一第二相对应的动作。
6.如权利要求5所述的更新存储器的方法，其特征在于，其中根据该第二侦测结果，执行该第二相对应的动作包含 当该第二记忆区块是为去能且该第二更新计数器的计数尚未到达该预定值时，根据该更新指令，更新该第二记忆区块。
7.如权利要求6所述的更新存储器的方法，其特征在于，其中根据该第二侦测结果，执行该第二相对应的动作更包含 接收ー下一更新指令，其中该更新指令与该下一更新指令之间间隔ー预定时间。
8.如权利要求5所述的更新存储器的方法，其特征在于，其中根据该第二侦测结果，执行该第二相对应的动作包含 当该第二记忆区块是为致能或该第二更新计数器的计数到达该预定值时，判断该多个记忆区块中的一第三记忆区块是否致能或该多个更新计数器中的一第三更新计数器的计数是否到达该预定值，以产生一第三侦测结果 '及 根据该第三侦测结果，执行一第三相对应的动作。
9.如权利要求I所述的更新存储器的方法，其特征在于，另包含 当对应于该多个记忆区块中的每一更新计数器的计数都到达该预定值时，重置对应于该多个记忆区块中的每一更新计数器。
10.如请求项I所述的方法，另包含 一更新指令解码器产生该更新指令。
11.一种存储器，其特征在于，包含 一判断电路，用以接收一更新指令； 多个更新计数器，耦接于该判断电路； 多个记忆区块，耦接于该多个更新计数器，其中该多个更新计数器中的每一更新计数器对应于该多个记忆区块的ー记忆区块； 其中该判断电路另用以侦测该多个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的该多个更新计数器中的第一更新计数器的计数是否到达ー预定值，以产生ー侦测結果；及根据该侦测结果选择性地根据该更新指令更新该多个记忆区块中的ー个记忆区块。
12.如权利要求11所述的存储器，其特征在于，其中当该第一记忆区块是为去能且该第一更新计数器的计数尚未到达该预定值时，该第一记忆区块根据该更新指令被更新。
13.如权利要求12所述的存储器，其特征在于，其中当该第一记忆区块根据该更新指令被更新时，该第一更新计数器的计数加一。
14.如权利要求12所述的存储器，其特征在于，更包含 多个字元解码器，耦接于该多个更新计数器及该多个记忆区块，其中该多个字元解码器的每一字元解码器对应于该多个更新计数器的一更新计数器及该多个记忆区块的ー记忆区块，该多个字元解码器用以解码出对应的更新计数器的计数所对应的字线， 其中该对应的字线所对应的多个记忆単元根据该更新指令被更新。
15.如权利要求11所述的存储器，其特征在于，其中当该第一记忆区块是为致能或该第一更新计数器的计数到达该预定值时，该判断电路侦测该多个记忆区块中的一第二记忆区块是否致能或对应于该第二记忆区块的该多个更新计数器中的第二更新计数器的计数是否到达该预定值。
16.如权利要求11所述的存储器，其特征在于，另包含 一更新指令解码器，用以产生该更新指令。
全文摘要
存储器及更新存储器的方法包含一判断电路、多个更新计数器及多个记忆区块。该判断电路接收一更新指令；该多个更新计数器耦接于该判断电路；该多个更新计数器中的每一更新计数器对应于该多个记忆区块的一记忆区块。该判断电路侦测该多个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的该多个更新计数器中的第一更新计数器的计数是否到达一预定值。然后，该判断电路根据一侦测结果选择性地更新该多个记忆区块中的一个记忆区块。如此即使该多个记忆区块没有全部都在闲置状态，也能接收一更新指令更新一闲置的记忆区块。
文档编号G11C11/4063GK102708917SQ20121017239
公开日2012年10月3日 申请日期2012年5月25日 优先权日2012年3月26日
发明者夏濬, 洪森富 申请人:钰创科技股份有限公司