专利名称：存储器制造方法及装置的制作方法
技术领域：
本发明是关于一种存储器制造方法及装置，尤其是关于一种在存储器内部接触节点处先沉积一掺杂的多晶硅层以形成低漏电界面，再在该多晶硅层上方形成低接触阻抗的钨插塞，构成兼具低漏电及低接触阻抗的存储器插塞的存储器制造方法及装置。
背景技术：
嵌入式动态随机存取存储器(Embeded DRAM)是一种将存储器电路及逻辑电路两部分整合在同一制造过程制造的动态随机存取存储器。然而直接将上述不同特性的两电路整合在同一制造过程中，会产生下列问题就存储器电路部分而言，存储单元及电容的漏电电流必须尽可能地被限制在最小量，如此存储器才能具备较长的保持时间。因此存储器电路部分是以掺杂的多晶硅插塞(Doped poly plug)作为存储单元接触区及位线接触的导电回路，提供低漏电结特性，然而却存在着高接触阻抗(Rc)的问题。反观嵌入式存储器的逻辑电路部分，必须有较高的驱动电流才能具有快速的反应速度，因此内部导电回路采用钨插塞构成，以符合低接触阻抗及高速特性，然漏电电流则相对恶化。
基于上述原因，通常在存储器的制造技术中，为符合存储器电路及逻辑电路各自的特性，是将上述的多晶硅插塞及钨插塞制造过程分别在存储器电路及逻辑电路区域单独施行的，以获得低漏电电流及低接触阻抗，从而暂时解决整合在同一制造过程上的问题，但如何有效的整合上述多晶硅插塞及钨插塞制造过程，是业界努力的重点。
发明内容
因此本发明的主要目的在于提供一种存储器制造方法及装置，其是在存储器内部的存储单元区域上先形成一低漏电特性的多晶硅埋层；其次，在该多晶硅埋层上方沉积形成一低接触阻抗的钨插塞，通过该双层插塞结构，使得存储器区域的导电回路不仅符合低漏电要求，更可获得传统制造过程无法企及的低接触阻抗特性，从而提高存储器的速度。
本发明的次要目的在于提供一种存储器制造方法及装置，该位于存储单元区域内的多晶硅及钨金属，是以沉积堆叠方式形成双层式插塞，毋须进行涂覆光阻、光掩膜显影、去除光阻层等步骤，由此简化此类存储器制程的复杂度。
为达成前述目的，本发明提出的低漏电及低接触阻抗插塞的存储器制造方法包括一形成多晶硅层的步骤，是在形成有复数个晶体管的硅衬底上沉积形成有一多晶硅层，从而得以在接触节点区及位线接触区内形成一覆盖的多晶硅层；一形成钨插塞的步骤，在硅衬底的接触节点及位线接触区上沉积形成有钨插塞；一化学机械研磨步骤，将上述钨插塞高度研磨至各接触区顶部；经实施上述步骤后，存储器内部的接触节点及位线接触区上，已形成一内含低漏电多晶硅层及低接触阻抗的钨插塞双层材料，借此双层结构形成一兼具低漏电及低接触阻抗的存储器插塞。
为能进一步了解本发明的结构特征及其它目的，兹以附图详细说明如下图1是存储器的剖面示意图。
图2是本发明在存储单元上形成有一多晶硅层的剖面示意图。
图3是本发明在存储单元的接触节点及位线接触区上形成有钨接触插塞的剖面示意图。
图4是本发明在接触节点及位线接触区上的钨接触插塞及多晶硅层进行蚀刻后的剖面示意图。
图5是在存储单元上再形成以钨接触插塞连接电容的剖面示意图。
图6是在存储单元上形成钨接触插塞连接逻辑电路节点的剖面示意图。
具体实施例方式
本发明的主要标的是在存储器内部存储单元区域内形成内含多晶硅层及钨金属的双层式插塞，使存储单元区域兼具低漏电及低接触阻抗特性，达到提高存储器速度的目的，因而形成存储单元地前段制造过程及形成电容、互连导线、钝化层的后段制造过程并非本发明要保护的标的，故以下说明中仅简略说明而不予以赘述。
参照图1所示，为一存储器的剖面示意图。首先是在一硅衬底上形成有DRAM存储单元区域10、DRAM周边区域20及逻辑电路区域30的衬底区域，其中各区域的晶体管通过前段制造过程在基底内形成，在图1中为可见及各晶体管外突的栅极40，可为多层结构；最外层是为氮化硅42，在各栅极40外围形成有自动对准用的间隔(Spacer)41。而图上的硼磷玻璃(BSPG)32是通过过全面填覆一层起保护作用的硼磷玻璃32，再经过加温回流步骤使硼磷玻璃32更加密实，最后再以化学机械研磨法(CMP)将硼磷玻璃32研磨至与栅极40等高；而后再以光掩膜覆盖住存储器周边区域20及逻辑电路区域30部分，并对外露的存储单元区域10进行深腐蚀以形成各接触区，因此图中左边的存储单元区域10内即形成延伸至硅衬底表面的接触节点及位线接触区，而在存储器周边区域20及逻辑电路区域30则保留有一层起保护作用的硼磷玻璃(BSPG)32。在实施上述制造过程后，接着进行本发明形成双层插塞的制造过程步骤。
参照图2所示，首先为形成一多晶硅层50的步骤，该多晶硅层50是以沉积方式形成全面覆盖的薄膜，此多晶硅层50同掺杂有磷或砷，或其它非结晶结构的材料形成掺杂的多晶硅层(Doped poly)，以为上述接触节点及位线接触区提供一具有低漏电电流的结特性。
一形成阻挡层55的步骤，在该多晶硅层50上再形成有一阻挡层55，该阻挡层55的材质可为钛或为氮化钛，提供衬底的多晶硅层50与上层材料的衔接，及防止相互掺杂。
一形成钨插塞60的步骤，以化学气相沉积法(CVD)全面沉积形成可完全填满各接触区的钨插塞60。
一进行化学机械研磨法(CMP)的步骤，以化学机械研磨法将上述钨插塞60的顶端磨平，并研磨至多晶硅层50外露为止，如图3所示，仅在接触节点及位线接触区同时保留有多晶硅层50及钨插塞60。
一蚀刻步骤，由于该钨插塞60及多晶硅层50蚀刻率几乎相等，在进行蚀刻时，蚀刻至栅极40顶部的氮化硅42为止，如图42所示。
在蚀刻步骤结束后，本发明所提供的形成在接触节点及位线接触区上的多晶硅层50及钨插塞60所组成的双层结构已经形成，接续的后期制造过程为现有技术，非本发明的特征，故以下仅简略说明。
参照图5所示，在接触节点内的钨插塞60上方，再形成有堆叠电容70，该电容70是经由钨插塞60及多晶硅层50连接至接触节点，再到电容70上方、存储器周边区域20及逻辑电路区域30覆盖及定义形成一TEOS层80。
参照图6所示，在存储单元区域10、存储器周边区域20及逻辑电路区域30等区域沉积及定义形成钨插塞及导电回路，最后则为覆盖护层及封装而完成存储器的制作。
由上述步骤可知本发明为在嵌入式存储器的存储单元区域先予以形成有一低漏电电流的多晶硅埋层结构，再在该多晶硅埋层上形成一低接触阻抗的钨插塞，构成一兼具低漏电及低阻抗的插塞结构，达到提高存储器速度的目的。
以上所述，是本发明的较佳实施例的具体说明，而非用以限制本发明的申请专利范围。
权利要求
1.一种存储器制造方法，包括一形成多晶硅层的步骤，在一形成有各式晶体管的存储器的各区域上沉积形成一多晶硅层，从而获得在DRAM存储单元的各接触区内形成一全面覆盖的多晶硅层；一沉积形成钨插塞的步骤，使各接触区被钨插塞填满；一化学机械研磨步骤，将上述钨插塞的高度研磨至各接触区顶部为止，使各接触区形成双层插塞形式。
2.根据权利要求1所述的存储器制造方法，其特征在于所述存储器制造方法在形成多晶硅层后，还包括一形成阻挡层的步骤。
3.根据权利要求1所述的存储器制造方法，其特征在于所述存储器制造方法在化学机械研磨步骤后，还包括有一蚀刻步骤，同时对所述钨插塞及多晶层进行蚀刻，直到各晶体管的栅极顶部为止。
4.根据权利要求1所述的存储器制造方法，其特征在于所述多晶硅层为已掺杂的多晶硅。
5.一种存储器装置，包括一硅衬底；复数个晶体管，形成在所述硅衬底上，其中各晶体管之间栅极突出于硅衬底表面且为多层结构，其中两相邻栅极之间形成一凹状接触区；复数个由多晶硅层及钨金属层所形成的双层式插塞，其位于所述凹状接触区内，且各双层式插塞的高度与晶体管的栅极等高。
6.根据权利要求5所述的存储器装置，其特征在于所述多晶硅层覆盖于所述凹状接触区底部及两相邻栅极外围，以形成一凹状的多晶硅层，所述钨金属层是填充形成在凹状的多晶硅层内。
7.根据权利要求5或6所述的存储器装置，其特征在于所述多晶硅层及钨插塞层之间具有一阻挡层。
8.根据权利要求5所述的存储器装置，其特征在于所述多晶硅层是为已掺杂的多晶硅。
全文摘要
本发明是关于一种存储器制造方法及装置，尤其是一种具有低漏电及低阻抗插塞的存储器制造方法及装置，是在存储器内部的接触节点及位线接触区处先沉积形成一掺杂的多晶硅层，从而形成低漏电界面，再在该多晶硅层上方沉积形成低接触阻抗的钨插塞，借此双层结构形成一兼具低漏电及低接触阻抗的存储器插塞。
文档编号H01L21/70GK1508862SQ0215632
公开日2004年6月30日 申请日期2002年12月13日 优先权日2002年12月13日
发明者黄文魁, 陈锡铨 申请人:华邦电子股份有限公司