一种存储装置及存储阵列的读取方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种存储装置及存储阵列的读取方法。
【背景技术】
[0002]电可擦可编程只读存储器(闪存，ElectricallyErasable ProgrammableRead-Only Memory)是一种以字节(Byte)为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM，Erasable Programmable Read-OnlyMemory)，闪存不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于闪存的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的B1S芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM, Random Access Memory)芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。
[0003]闪存通常包括译码电路、控制电路以及存储阵列，闪存存储阵列由多个呈阵列排布的闪存结构构成。每个闪存结构可以包括两个存储单元，现有的电可擦可编程只读存储器在读取过程中会受到相邻的存储单元的影响。
【发明内容】
[0004]本发明解决的问题是减少读取过程中相邻的存储单元的影响。
[0005]为解决上述问题，本发明提供一种存储装置，包括:依次排布的闪存结构组成的存储阵列以及控制单元；
[0006]所述闪存结构包括半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；
[0007]所述控制单元适于在对所述闪存结构的浮栅结构进行读操作时施加-0.1V至-3V间的电压至与该浮栅结构对应的控制栅结线；所述控制栅结构包括控制栅和控制栅线，所述控制栅介质层位于所述控制栅表面。
[0008]根据权利要求1所述的存储装置，其特征在于，所述存储阵列包括:呈M行N列排布的所述闪存结构，M彡1，N彡1，且N为8的整数倍；
[0009]位于第η列闪存结构中的位线结构分别连接至所述第η列闪存结构中的位线，I ^ n ^ N ；
[0010]位于同一行闪存结构的字线结构连接在一起形成字线，位于同一行闪存结构中的控制栅结构连接在一起形成控制栅线。
[0011]可选的，每行中相邻两个所述闪存结构共用所述位线结构。
[0012]可选的，每行中相邻两个所述闪存结构为一组，每组闪存结构共用所述两个闪存结构之间的位线结构。
[0013]可选的，所述控制单元还适于施加4.5V的电压至所述闪存结构中另一浮栅结构对应的控制栅线。
[0014]可选的，所述控制单元包括:低压预译码电路、电平移位器以及驱动电路；
[0015]所述低压预译码电路适于根据地址信息获取控制信号，以控制当前控制单元的工作状态；
[0016]所述电平移位器适于根据所述控制电平生成适于控制栅线的电压；
[0017]所述驱动电路包括两个输出端，适于基于所述适于控制栅线的实现对控制栅线电容负载的驱动。
[0018]可选的，所述驱动电路还包括控制端，适于接入选择信号；所述驱动电路适于基于选择信号控制所述驱动电路的两个输出端的输出电压。
[0019]可选的，所述电平移位器包括:第一级电平移位器以及第二级电平移位器；
[0020]所述第一级电平移位器适于产生4.5V的输出电压；
[0021]所述第二级电平移位器适于产生-0.1V至-3V间的输出电压。
[0022]根据权利要求8所述的存储装置，其特征在于，所述驱动电路适于在对闪存结构中浮栅结构进行读操作时，通过其中一个输出端向所述浮栅结构对应的控制栅线施加-0.1V至-3V间的电压，通过另一个输出端向所述闪存结构中另一浮栅结构对应的控制栅线施加4.5V的电压。
[0023]可选的，所述低压预译码电路包括第一输出端和第二输出端；所述第一级电平移位器包括:第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管以及第四NMOS 管；
[0024]所述第一 PMOS管的源极适于接入第一电压，所述第一 PMOS管的漏极耦接至所述第二 NMOS管的漏极，所述第一 PMOS管的栅极与所述第二 NMOS管的栅极共同耦接至所述第二 PMOS管的漏极，作为所述第一级电平移位器的第一输出端；
[0025]所述第二 PMOS管的源极适于接入所述第一电压，所述第二 PMOS管的漏极耦接至所述第三NMOS管的漏极，所述第二 PMOS管的栅极与所述第三NMOS管的栅极共同耦接至所述第一 PMOS管的漏极，作为所述第一级电电平移位器的第二输出端；
[0026]所述第一 NMOS管的栅极适于耦接至所述低压预译码电路的第一输出端，所述第一 NMOS管的漏极适于親接至所述第二 NMOS管的漏极，所述第一 NMOS管的源极适于接入第二电压；
[0027]所述第二 NMOS管的源极适于接入所述第二电压；
[0028]所述第三NMOS管的漏极耦接至所述第四NMOS管的漏极，所述第三NMOS管的源极适于接入所述第二电压；
[0029]所述第四NMOS管的栅极耦接至所述低压预译码电路的第二输出端，所述第NMOS管的源极适于接入所述第二电压。
[0030]可选的，所述第二级电平移位器包括:第五NMOS管、第六NMOS管、第三PMOS管、第四PMOS管、第五PMOS管以及第六PMOS管；
[0031]所述第五NMOS管的源极适于接入第三电压，所述第五NMOS管的漏极耦接至所述第四PMOS管的漏极，所述第五NMOS管的栅极与所述第四PMOS管的栅极共同耦接至所述第六NMOS管的漏极，作为所述第二级电平移位器的第一输出端；
[0032]可选的，所述第六NMOS管的漏极耦接至所述第五PMOS管的漏极，所述第六NMOS管的栅极与所述第五PMOS管的栅极共同耦接至所述第五NMOS管的漏极，作为所述第二级电平移位器的第二输出端；
[0033]所述第三PMOS管的栅极适于耦接至所述第一级电平移位器的第一输出端，所述第三PMOS管的漏极适于耦接至所述第四PMOS管的漏极，所述第三PMOS管的源极适于接入第一电压；
[0034]所述第四PMOS管的源极适于接入所述第一电压；
[0035]所述第五PMOS管的漏极耦接至所述第六PMOS管的漏极，所述第五PMOS管的源极适于接入所述第一电压；
[0036]所述第六PMOS管的栅极耦接至所述第一级电平移位器的第二输出端，所述第六PMOS管的源极适于接入所述第一电压。
[0037]可选的，所述驱动电路包括:第七NMOS管、第八NMOS管以及第七PMOS管；
[0038]所述第七NMOS管的源极耦接至所述第七PMOS管的漏极，适于接入所述选择信号，所述第七NMOS管的漏极耦接至所述第七PMOS管源极，所述第七NMOS管的栅极耦接至所述第二级电平移位器的第一输出端；
[0039]所述第七PMOS管的源极耦接至所述第八NMOS管的漏极，所述第七PMOS管的栅极适于耦接至所述第二级电平移位器的第一输出端；
[0040]所述第八NMOS管的栅极适于耦接至所述第二级电平移位器的第一输出端，所述第八NMOS管的源极适于接入第三电压。
[0041]本发明实施例还提供一种存储阵列的读取方法，所述存储阵列包括:依次排布的存储结，所述闪存结构包括半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；
[0042]所述存储阵列的读取方法包括:向所述闪存结构中与待读取的浮栅结构对应的控制栅结线施加-0.1V至-3V间的电压；所述控制栅结构包括控制栅和控制栅线，所述控制栅介质层位于所述控制栅表面。
[0043]可选的，所述位线结构包括位线介质层和位线，所述读取方法还包括:
[0044]向所述闪存结构中另一浮栅结构对应的控制栅结线施加4.5V的电压；
[0045]向所述闪存结构中与待读取的浮栅结构对应的控制栅线施加4.5V的电压；
[0046]向所述闪存结构中与待读取的浮栅结构对应的位线施加OV的电压；
[0047]向所述闪存结构中与另一位线施加0.8V的电压。
[0048]可选的，所述存储阵列的读取方法，还包括:向与所述闪存结构中另一浮栅结构相邻的闪存结构中的两条位线施加0.8V的电压。
[0049]与现有技术相比，本发明的技术方案具有以下优点:
[0050]由于控制单元适于在对所述闪存结构的浮栅结构进行