存储器、存储阵列的检测电路及方法
【技术领域】
[0001] 本发明涉及存储器技术领域，特别涉及一种存储器、存储阵列的检测电路及方法。
【背景技术】
[0002] 存储器（Memory)是计算机系统中的记忆设备，用来存放程序和数据。计算机中的 全部信息，包括输入的原始数据、计算机程序、中间运行结果以及最终运行结果都保存在存 储器中，存储器根据控制器指定的位置存入和取出信息。作为存储器的核心组成部分，存储 阵列由大量的存储单元构成，每个存储单元能存放1位二进制数据〇或1。
[0003] 为了提高存储器的可靠性，在存储器的制造过程中，需要对形成的存储阵列进行 各项检测。检测存储阵列中每个存储单元的可编程性是对存储阵列进行的一项重要检测， 存储单元的可编程性是指存储单元能被写入数据。现有技术中，检测存储阵列中每个存储 单元的可编程性时，通常是先往存储阵列中的所有存储单元写入数据，然后对所有存储单 元逐个进行读取。若从存储单元读出的数据与对其写入的数据相同，那么该存储单元是可 编程的，即该存储单元能被写入数据；反之，若从存储单元读出的数据与对其写入的数据不 同，那么该存储单元是不可编程的，即该存储单元不能被写入数据。通过统计不能被写入数 据的存储单元的数量，可以获得存储阵列中失效的存储单元的数量。
[0004] 采用现有的方法检测存储阵列中每个存储单元的可编程性时，读取存储阵列所耗 费的时间与存储阵列的容量成1:1的正比关系。而存储阵列的容量通常至少为几千字节， 因此，采用现有的方法检测存储阵列中每个存储单元的可编程性耗费的时间很长。
【发明内容】
[0005] 本发明解决的是检测存储阵列时耗费时间长的问题。
[0006] 为解决上述问题，本发明提供一种存储阵列的检测电路，所述存储阵列包括呈阵 列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等；所述存储阵列 的检测电路包括：
[0007] N个检测单元，N为整数且N彡3 ;
[0008] 所述检测单元包括电压比较器，所述电压比较器的第一输入端适于输入基准电 压，N个电压比较器的第二输入端相连并作为测试端，所述电压比较器的输出端适于输出二 进制数据；
[0009] 输入第η个电压比较器的基准电压的电压值根据
[0010]
角定，其中，Vn 为输
[0011] 入第η个电压比较器的基准电压的电压值，Rn为（Ν-η)个所述待测存储单元被编 程前的等效阻抗与（η-1)个所述待测存储单元被编程后的等效阻抗并联的阻抗值，i为预 先设定的检测电流的电流值。
[0012] 可选的，所述检测单元还包括适于提供所述基准电压的基准电压产生单元。
[0013] 可选的，所述基准电压产生单元包括阻抗单元；
[0014] 所述阻抗单元的一端适于输入参考电位，所述阻抗单元的另一端适于输入基准电 流并提供所述基准电压，所述阻抗单元的等效阻抗与所述基准电流的乘积减去所述参考电 位等于所述基准电压。
[0015] 可选的，所述基准电流的电流值与所述检测电流的电流值相等；
[0016] 所述阻抗单元包括子阻抗单元以及（N-I)个结构与所述待测存储单元相同的基 准存储单元，所述子阻抗单元与（N-I)个基准存储单元并联，并联的一端作为所述阻抗单 元的一端，并联的另一端作为所述阻抗单元的另一端；
[0017] 其中，第η个阻抗单元的（N-I)个基准存储单元中，（N-n)个基准存储单元未被编 程，（n-1)个基准存储单兀已被编程。
[0018] 可选的，所述子阻抗单元包括第一电阻，所述第一电阻的两端作为所述子阻抗单 元与所述（N-I)个基准存储单元并联的连接端。
[0019] 可选的，所述子阻抗单元包括第二电阻和开关晶体管；
[0020] 所述第二电阻的一端连接所述开关晶体管的漏极，所述开关晶体管的栅极适于输 入控制电压，所述第二电阻的另一端和所述开关晶体管的源极作为所述子阻抗单元与所述 (N-I)个基准存储单元并联的连接端。
[0021] 基于上述存储阵列的检测电路，本发明还提供一种存储阵列的检测方法，包括：
[0022] 对所述存储阵列中的待测存储单元进行编程；
[0023] 执行分组检测步骤，以获得（N-I)个待测存储单元中不能被写入数据的存储单元 的数量；
[0024] 重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元 的数量；
[0025] 其中，所述分组检测步骤包括：
[0026] 从所述存储阵列中选取（N-I)个待测存储单元进行并联，将所述（N-I)个待测存 储单元并联的一端接地、并联的另一端连接所述测试端；
[0027] 施加所述检测电流至所述测试端，施加所述基准电压至所述电压比较器的第二输 入端；
[0028] 根据所述N个电压比较器输出的二进制数据获得所述（N-I)个待测存储单元中不 能被写入数据的存储单元的数量。
[0029] 基于上述存储阵列的检测电路，本发明还提供另一种存储阵列的检测方法，包 括：
[0030] 对所述存储阵列中的待测存储单元进行编程；
[0031] 执行分组检测步骤，以获得（N-I)个待测存储单元中不能被写入数据的存储单元 的数量；
[0032] 重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元 的数量；
[0033] 其中，所述分组检测步骤包括：
[0034] 从所述存储阵列中选取（N-I)个待测存储单元进行并联，将所述（N-I)个待测存 储单元并联的一端接地、并联的另一端连接所述测试端；
[0035] 施加所述检测电流至所述测试端，施加所述基准电流至所述阻抗单元的另一端；
[0036] 根据所述N个电压比较器输出的二进制数据获得所述（N-I)个待测存储单元中不 能被写入数据的存储单元的数量。
[0037] 基于上述存储阵列的检测电路，本发明还提供一种存储器，包括存储阵列，所述存 储阵列包括呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相 等；所述存储器还包括上述存储阵列的检测电路。
[0038] 与现有技术相比，本发明的技术方案具有以下优点：
[0039] 本发明技术方案提供的存储阵列的检测电路及方法，根据待测存储单元被编程前 后的等效阻抗不相等，对存储阵列写入数据后，每次将（N-I)个待测存储单元并联在一起 同时检测。所述（N-I)个待测存储单元的等效阻抗，随其包含的不能被写入数据的存储单 元的数量变化。通过设置N个检测单元，将所述（N-I)个待测存储单元的等效阻抗转换为电 压，再与N个不同的基准电压进行比较。根据N个检测单元输出的二进制数据中"0"或"1" 的数量，获得所述（N-I)个待测存储单元中不能被写入数据的存储单元的数量。与现有技 术中逐个读取编程后的存储单元的检测方法相比，本发明技术方案每次可同时检测（N-I) 个待测存储单元，提高了检测速度，节省了检测时间，降低了检测成本。
[0040] 本发明的可选方案中，所述存储阵列的检测电路还包括适于提供所述基准电压的 基准电压产生单元。通过设置所述基准电压产生单元，无需外部检测设备同时提供所述N 个不同的基准电压，减小了对外部检测设备的依赖性，进一步降低了检测成本。
[0041] 本发明的可选方案中，所述基准电压产生单元包括阻抗单元，所述阻抗单元包括 子阻抗单元以及（N-I)个结构与所述待测存储单元相同的基准存储单元。由于所述基准存 储单元的结构与所述待测存储单元的结构相同，其等效阻抗与所述待测存储单元的等效阻 抗相同。因此，通过所述阻抗单元产生的基准电压，能够随所述待测存储单元的等效阻抗变 化而进行变化，测试不同芯片上的存储阵列时，不必再重新确定所述基准电压，提高了检测 精度，进一步节省了检测时间。
[0042] 本发明的可选方案中，所述子阻抗单元包括第一电阻。通过设置所述第一电阻，产 生所述基准电压与所述（N-I)个待测存储单元对应的电压之间的误差电压。所述第一电阻 的结构简单，节省了所述存储阵列的检测电路的面积。
[0043] 本发明的可选方案中，所述子阻抗单元包括第二电阻和开关晶体管，所述子阻抗 单元的结构与所述待测存储单元的结构相同，方便对所述存储阵列的检测电路进行布局。
【附图说明】
[0044] 图1是本发明实施例提供的一种存储阵列的检测电路的结构示意图；
[0045] 图2是本发明实施例提供的另一种存储阵列的检测电路的结构示意图；
[0046] 图3是本发明实施例提供的另一种存储阵列的检测电路的结构示意图；
[0047] 图4是本发明实施例提供的另一种存储阵列的检测电路的结构示意图；
[0048] 图5是本发明实施例提供的电熔丝存储阵列的检测电路的结构示意图。
【具体实施方式】
[0049] 正如【背景技术】中所描述的，现有技术中检测存储单元的可编程性时，通常是采用 对所有存储单元逐个读取的方式进行，耗费时间较长。本发明技术方案提供一种存储阵列 的检测电路及方法，通过每次同时对多个待测存储单元进行检测，节省检测时间。需要说明 的是，本发明对所述待测存储单元的具体结构不作限制，只要所述待测存储单元被编程前 后的等效阻抗不相等，均适用于本发明技术方案。
[0050] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0051] 图1是本发明实施例提供的一种存储阵列10及其检测电路11的结构示意图。参 考图1，所述存储阵列10包括多个呈阵列排布的待测存储单元，所述待测存储单元被编程 前后的等效阻抗不相等。本领域技术人员知晓，对所述待测存储单元进