专利名称：存储器组件及其制造方法
技术领域：
本发明涉及到半导体制造工艺，更确切地说是涉及到能够有效地用来将半导体芯片高密度地安装在存储器组件上的工艺。
下面所述工艺是本发明人在研究和完成本发明过程中所讨论的工艺，简述如下。
存储器组件是一种安装多个半导体器件的组件产品。
存储器组件包括多个半导体器件，这些半导体器件具有安装在组件板的一个表面上或正反二个表面上的存储器芯片。在将存储器安装到个人计算机或工作站的过程中，存储器组件以各个组件作为单位，通过安装在个人计算机或工作站中提供的母板上，对存储器进行安装。
作为安装在存储器组件上的半导体器件，曾经使用过一种称为SMD(表面安装器件)的表面安装类型的器件，它具有用树脂密封的半导体芯片，并具有用来将电极引到树脂密封部分外面的引线端子(外部端子)，其代表是TSOP(薄型小外廓封装)和TCP(载带封装)。
在例如日本专利公开No.209368/1998、258466/1989和86492/1995中，公开了各种各样结构的组件产品。
日本专利公开No.209368/1998公开了一种CPU(中央处理单元)组件，而日本专利公开No.258466/1989公开了一种具有DRAM(动态随机存取存储器)芯片的安装有存储器组件的SMD部件。日本专利公开No.86492/1995公开了用来在MCM(多芯片组件)中涂敷下方填充树脂的工艺。
因为被密封的封装本体(半导体器件本体)和外部引线的存在，待要安装在上述常规存储器组件上的SMD部件比芯片尺寸具有更大的封装尺寸。
结果，对能够安装在组件板上的半导体芯片的数目产生了限制。
而且还引起下面的问题，即由于密封附加的电感，致使难以设计具有高速接口以满足高速CPU的存储器组件。
本发明的目的是提供一种由于提高了半导体芯片安装密度而贡献增大的组件容量并能够适应高速总线的存储器组件及其制造方法。
从说明书和附图的描述中，本发明的上述和其它的目的以及新颖特点将变得明显。
下面简要地描述本说明书所公开的本发明的代表性例子。
亦即，本发明的存储器组件包含具有突出的端子作为外部端子，经由突出端子安装并配备有用来使突出端子之间的间距扩大成大于半导体芯片的键合电极之间的间距的布线部分的突出端子半导体器件；具有外引线作为外部端子，经由电连接到半导体芯片的键合电极的外引线安装的引线端子半导体器件；以及支持突出端子半导体器件和引线端子半导体器件的组件板；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
本发明的存储器组件还包含具有突出的端子作为外部端子，经由突出端子安装并配备有作为用来使突出端子之间的间距扩大成大于半导体芯片区域中的键合电极之间的间距的布线部分的重新布线部分的芯片尺寸的突出端子半导体器件；具有外引线作为外部端子，经由电连接到半导体芯片的键合电极的外引线安装的引线端子半导体器件；以及支持突出端子半导体器件和引线端子半导体器件的组件板；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
因此，在以混合方式将突出端子半导体器件与引线端子半导体器件安装到一起的过程中，完成安装所需的安装面积几乎等于那些半导体芯片的面积。
因此，能够以最小的面积来安装半导体芯片，使得有可能提高半导体芯片的安装密度。
这使得有可能提高存储器组件的组件容量。
根据本发明的制造存储器组件的方法，包含制备具有作为外部端子的突出端子以及用来使突出端子的间距扩大成大于半导体芯片的键合电极的间距的布线部分的突出端子半导体器件的步骤；制备具有作为电连接到半导体芯片的键合电极的外部端子的外引线的引线端子半导体器件的步骤；在组件板上安排突出端子半导体器件和引线端子半导体器件的步骤；以及同时回流突出端子半导体器件和引线端子半导体器件，以便将它们安装在组件板上的步骤；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
此外，本发明的制造存储器组件的方法，包含制备具有作为外部端子的突出端子以及作为用来使突出端子的间距扩大成大于半导体芯片区中的键合电极的间距的布线部分的重新布线部分的芯片尺寸的突出端子半导体器件的步骤；制备具有作为电连接到半导体芯片的键合电极的外部端子的外引线的引线端子半导体器件的步骤；在组件板上安排突出端子半导体器件和引线端子半导体器件的步骤；以及同时回流突出端子半导体器件和引线端子半导体器件，以便将它们安装在组件板上的步骤；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
图1A、1B和1C示出了根据本发明实施例1的存储器组件的结构，其中图1A是平面图，图1B是侧面图，而图1C是沿图1A的A-A剖面的剖面图；图2是放大的局部剖面图，以放大的比例示出了图1C剖面图中的B部分；图3是图1所示存储器组件的电路方框图；图4是透视图，示出了安装在图1所示存储器组件上的晶片处理封装(突出端子半导体器件)的结构外貌；图5A和5B示出了安装在图1所示存储器组件上的SMD(引线端子半导体器件)以及晶片处理封装的结构，其中图5A是SMD的平面图，而图5B是晶片处理封装的平面图；图6是工艺流程，示出了安装在图1所示的存储器组件上的晶片处理封装的制造步骤；图7A、7B、7C、7D、7E和7F是放大的局部剖面图，示出了对应于图6所示工艺流程中各个主要步骤的半导体晶片的结构；图8是基本安装流程，示出了在组件板上从而在图1所示存储器组件上安装晶片处理封装和SMD的程序；图9是安装流程，示出了在组件板上从而在图1所示存储器组件上安装晶片处理封装的程序；图10是放大的局部透视图，示出了在安装于图1所示存储器组件上的晶片处理封装上涂敷下方填充树脂的方法；图11A、11B、11C、11D、11E、11F、11G和11H示出了按图10所示涂敷的下方填充树脂的渗透，且其中11A、11C、11E和11G是透视图，而图11B、11D、11F和11H是平面图，以透视的方式示出了半导体芯片；图12平面图示出了本发明实施例1的存储器组件的改进结构；图13平面图示出了本发明实施例1的存储器组件的改进结构；图14A、14B、14C、14D、14E、14F、14G和14H示出了根据本发明实施例1的改进例子涂敷的下方填充树脂的渗透，且其中14A、14C、14E和14G是透视图，而图14B、14D、14F和14H是平面图，以透视的方式示出了半导体芯片；图15A和15B示出了根据本发明实施例1的存储器组件的改进结构，其中图15A是平面图，而图15B是侧面图；图16是侧面图，示出了弯曲状态下的图15的存储器组件；图17是平面图，示出了根据本发明实施例1的存储器组件的改进结构；图18是侧面图，示出了弯曲状态下的图17的存储器组件；图19是平面图，示出了根据本发明实施例2的存储器组件的结构；图20A和20B示出了根据本发明实施例3的存储器组件的结构，其中图20A是平面图，而图20B是侧面图；图21是图20所示存储器组件的方框电路图；图22是仰视图，示出了安装在图20所示存储器组件上的晶片处理封装(突出端子半导体器件)的结构；
图23是板侧上的布线图，示出了图20所示存储器组件中组件板上部分C处的布线的例子；图24是布线图，示出了根据本发明实施例3的存储器组件中的晶片处理封装上的凸块安排的改进例子以及与之对应的板侧上的布线的改进例子；图25是布线图，示出了根据本发明实施例3的存储器组件中的晶片处理封装上的凸块安排的改进例子以及与之对应的板侧上的布线的改进例子；图26是布线图，示出了根据本发明实施例3的存储器组件中的晶片处理封装上的凸块安排的改进例子以及与之对应的板侧上的布线的改进例子；图27是凸块安排和布线图，示出了晶片处理封装上的凸块安排和图25所示的板侧上的布线的进一步改进的例子；图28A、28B和28C示出了CSP的结构，此CPS是安装在本发明的存储器组件上的突出端子半导体器件的一种改进例子，其中图28A是平面图，图28B是剖面图，而图28C是仰视图；图29A和29B是芯片面朝上安装系统的BGA结构，这是安装在本发明的存储器组件上的突出端子半导体器件的一种改进例子，其中图29A是透视图，示出了外貌，而图29B是剖面图；以及图30A、30B和30C是芯片面朝下安装系统的BGA结构，这是安装在本发明的存储器组件上的突出端子半导体器件的一种改进例子，其中图30A是平面图，图29B是剖面图，而图30C是仰视图。
现参照附图来详细描述本发明的实施例。
(实施例1)图1示出了根据本发明实施例1的存储器组件的结构，其中图1A是平面图，图1B是侧面图，而图1C是沿图1A的A-A剖面的剖面图；图2是放大的局部剖面图，以放大的比例示出了图1C剖面图中的B部分；图3是图1所示存储器组件的电路方框图；图4是透视图，示出了安装在图1所示存储器组件上的晶片处理封装(突出端子半导体器件)的结构外貌；图5示出了安装在图1所示存储器组件上的SMD(以下称为引线端子半导体器件的具有引线端子的表面安装型半导体器件)以及晶片处理封装的结构，其中图5A是SMD的平面图，而图5B是晶片处理封装的平面图；图6是工艺流程，示出了安装在图1所示的存储器组件上的晶片处理封装的制造步骤；图7A、7B、7C、7D、7E和7F是放大的局部剖面图，示出了对应于图6所示工艺流程中各个主要步骤的半导体晶片的结构；图8是基本安装流程，示出了在组件板上从而在图1所示存储器组件上安装晶片处理封装和SMD的程序；图9是安装流程，示出了在组件板上从而在图1所示存储器组件上安装晶片处理封装的程序；图10是放大的局部透视图，示出了在安装于图1所示存储器组件上的晶片处理封装上涂敷下方填充树脂的方法；图11A、11C、11E和11G是透视图，示出了按图10所示涂敷的下方填充树脂的渗透，而图11B、11D、11F和11H是平面图，以透视的方式示出了半导体芯片；图12和13是平面图，示出了本发明实施例1的存储器组件的改进结构；图14A、14C、14E和14G是透视图，示出了根据本发明实施例1的改进例子涂敷的下方填充树脂的渗透，而图14B、14D、14F和14H是平面图，以透视的方式示出了半导体芯片；图15示出了根据本发明实施例1的存储器组件的改进结构，其中图15A是平面图，而图15B是侧面图；图16是侧面图，示出了弯曲状态下的图15的存储器组件；图17是平面图，示出了根据本发明实施例1的存储器组件的改进结构；而图18是侧面图，示出了弯曲状态下的图17的存储器组件。
图1所示实施例1的存储器组件100，包含具有作为外部端子的突出的端子，经由突出端子安装并具有用来使突出端子之间的间距扩大成大于半导体芯片1的键合电极1a之间的间距的布线部分的突出端子半导体器件；具有半导体芯片1、作为外部端子的外引线21，并经由电连接到半导体芯片1的键合电极1a的外引线21安装的作为引线端子半导体器件20的TSOP(薄小外形封装)；以及支持突出端子半导体器件和TSOP 20的组件板2；其中的突出端子半导体器件和TSOP20，借助于同时回流，以混合方式安装在组件板2上。
此处，突出端子半导体器件具有作为排列在封装本体13(半导体器件本体)区域中的外部端子的多个凸块电极11(突出端子)，以及用来使凸块电极11之间的间距扩大成大于半导体芯片1的键合电极1a之间的间距的布线部分。
引线端子半导体器件具有多个外引线21，用作从封装本体22(半导体器件本体)伸出的外部端子。
在突出端子半导体器件和引线端子半导体器件中，用例如铝之类制作半导体芯片1的键合电极1a，并在需要键合金属丝时，被电连接到键合金属丝。
当半导体器件被安装在诸如组件板2之类的安装板上时，突出端子半导体器件和引线端子半导体器件的外部端子被电连接到组件板2一侧上的连接电极。
实施例1涉及到突出端子半导体器件是芯片尺寸小的半导体器件的晶片处理封装(以下缩写为WPP)10的情况。
因此，实施例1的存储器组件100包括作为芯片尺寸的突出端子半导体器件的WPP 10、作为SMD(表面安装型封装)部件和引线端子半导体器件的TSOP 20、以及作为另一种以混合方式安装在组件板2上的引线端子半导体器件的例子的非易失只读存储器的EEPROM(电可擦可编程只读存储器)5。
此处，如图4所示，WPP 10是突出端子半导体器件，它具有作为用作外部端子的突出端子的凸块电极11，并经由凸块电极11安装在组件板2上，且配备有作为用来使凸块电极11之间的间距扩大成大于半导体芯片1区域中的键合电极1a之间的间距的布线部分的重新布线部分12。
用于WPP 10的凸块电极11的高度偏差小，当被安装在板上时，降低了缺陷百分比，从而改善了安装成品率。此外，凸块电极11的安装高度约为0.13mm，使得有可能降低安装高度。
参照图1，在存储器组件100上，除了WPP 10、TSOP 20和EEPROM 5之外，还安装了电容器3、小表面安装的电阻器4和其它电子部件。
亦即，实施例1的存储器组件100包括安装在其正面或背面上的18个WWP 10、二个TSOP 20、18个电容器3、36个小表面安装的电阻器4和一个EEPROM 5，以及安装在其背面上的18个WWP 10。
在实施例1的存储器组件100中，在组件板2的一个表面上的二个TSOP 20的二侧上，顺序排列有总计18个WPP 10(一侧为10个，另一侧为8个，TSOP 20夹在中间)。
在二个TSOP 20之间，一个(排列在图1中的上侧上的TSOP 20)是作为频率控制装置的PLL(锁相环)6，而另一个(排列在图1中的下侧上的TSOP 20)是具有寄存器功能的寄存器8。
亦即，在实施例1的存储器组件100中，PLL 6和寄存器8都是引线端子半导体器件。
各个电容器3对应于靠近它的各个WPP 10而排列。
还顺序排列有总计36个小表面安装的电阻器4；亦即，每个WPP10有二个电阻器。小表面安装的电阻器4被用来对应存储器组件100的I/O。在实施例1的存储器组件100中，在一个表面上提供了36个I/O，因此，表面安装的电阻器4被安装成36个。数目为36个的小表面安装的电阻器4被沿着和靠近作为组件板2的外部端子的连接端子2a顺序安排。
参照图1A，如图1B所示，存储器组件100的组件板2的尺寸为例如L＝133.35mm，M＝38.1mm，而安装高度(最大值)为N＝4mm。
在实施例1的存储器组件100中，还借助于同时回流而安装了TSOP 20和WPP 10。然而，如图2所示，WPP 10在回流之后被下方填充树脂密封，从而形成密封部分14。
亦即，WPP 10的封装本体13与组件板2之间的凸块电极11周围被树脂密封，从而形成密封部分14。
图1所示存储器组件100采用WPP 10作为DRAM，并进一步采用具有错码改进的72位宽度总线的组件板2。
因此，存储器组件100在组件板2的正面和背面二者上安装了总共36个DRAM(WPP 10)。当DRAM具有例如64兆位(16M×4)时，DRAM组件具有16字×72位×2组的构造。
图3是图1所示存储器组件100的方框电路图，亦即16字×72位×2组构造的DRAM组件的方框电路图。
在图3的结构中，组1的RS0系统和RS2系统同时工作，而组2的RS1系统和RS3系统同时工作。由寄存器8选择组1或组2。当组1被读出时，组2不被读出。同样，当组2被读出时，组1不被读出。
寄存器8的端子A(S0-S3)被连接到组1或组2的DRAM(WWP10)的芯片选择(CS)端子。被寄存器8选择的组形成对被选择的半导体芯片1的CS端子的输入。
各个芯片的D0-D35代表数目为36的WPP 10，而各个芯片的[I(输入)/O(输出)0-I/O 3]端子被连接到作为独立端子的组件板2的连接端子2a。
在所有DRAM中，用作数据的I/O由DQ0-DQ63的64位组成，而用作检查的I/O由CB0-CB7的8位组成。二者的总和构成二组72位结构。
下面描述图3所示的端子所附的符号。[A0-A11]是地址输入，[DQ0-DQ63]是数据输入/输出，[CB0-CB7]是检查位(数据输入/输出)，[S0-S3]是芯片选择输入，[RE]是行启动(RAS)输入，[CE]是列启动(CAS)输入，[W]是写入启动输入，[DQMB0-DQMB7]是位数据记号，[CK0-CK3]是时钟输入，[CKE0]是时钟启动输入，[WP]是串行PD的写入保护，[REGE]是寄存器启动，[SDA]是串行PD的数据输入/输出，[SCL]是串行PD的时钟输入，[SA0-SA2]是串行地址输入，[Vcc]是高电位侧的电源，[Vss]是地，而[NC]是不连接。
接着，详细描述WPP 10的结构。参照图4，WPP 10中的半导体芯片1的键合电极1a，通过重新布线12被电连接到作为外部端子的焊料凸块电极11。
亦即，排列成小间距的键合电极1a被重新布线12扩大成电连接于其上的凸块电极11的间距。
这是为了借助于在单位晶片中形成元件的功能部分，然后进行切割以分割成单个半导体芯片1而形成芯片尺寸的封装。
因此，比之用相似于制造SMD(表面安装型)部件的生产方法装配的小封装，能够以低成本有效地生产器件。
图5示出了作为SMD部件的TSOP 20和作为芯片尺寸的突出端子半导体器件的WPP 10，由此可以了解尺寸的差别。
图5A是安装在图1所示的存储器组件100上的TSOP 20的平面图，而图5B是安装在图1所示的存储器组件100上的WPP 10的平面图。
如图5所示，比之TSOP之类的SMD(表面安装)型封装的DRAM，由于WPP 10既没有内引线也没有外引线21，故能够实现小尺寸。
因此，借助于像在实施例1的存储器组件100中那样，以WPP 10的形式在组件板2上安装DRAM，比之安装单个处理方法制作的TSOP20，能够大幅度减小安装面积。
亦即，借助于安装WPP 10，就安装半导体芯片1而言，能够使安装面积减为最小，因而能够大幅度提高组件容量。
甚至借助于安装裸芯片的倒装片安装，也能够实现相同的容量。但在安装倒装片的过程中，不制作重新布线12。因此，外部端子之间的间距小，并且不能够用与SMD型部件同时回流的方法来实现安装。因此，必须利用倒装片键焊机逐个地安装裸芯片的部件，这在效率上不如安装WPP 10。
换言之，安装WPP 10无需使用任何诸如倒装片键焊机之类的特别的安装器具，从而有可能减少安装步骤的数目。
还能够安装WPP 10，使作为外部端子的凸块电极11之间的间距能够扩大成大于安装倒装片时的间距，使布线规则能够在组件板2上加宽。这不会提高组件板2的成本，这使得有可能实现高密度安装形式的存储器组件100，从而降低成本。
在WPP 10中，从半导体芯片1的键合电极1a到作为外部端子的凸块电极11的布线长度还变得短于从键合电极1a到诸如TSOP的SMD部件的外引线21的末端的布线长度，使得有可能高速传送信号。
这使存储器组件100能够高速运行，从而能够适应高速总线。
下面描述的是安装在实施例1的存储器组件100上的半导体器件(封装)为何不全部是WPP 10的形式的理由，亦即作为芯片尺寸突出端子半导体器件的WPP 10与SMD部件(实施例1中的TSOP 20)为何以混合方式安装的理由。
借助于在前面步骤中处理晶片而制作WPP 10。因此，在后续各个步骤中，即使在逐个地制作器件的步骤中，它们都以晶片为单位而被处理。
当一个晶片中的无缺陷产品的数目少时，必须对有缺陷的产品进行加工，从而使成本上升。
结果，对于半导体晶片成品率不怎么高的某些类型的产品，得不到成本优势。
还必须为每一种产品准备一个曝光十字线。因此，对于产量不大的产品，具有通用性的材料被用于组合在引线框中的半导体器件(封装)。因此，产量不大的产品不成为WPP 10的形式更好。
此外，物理条件起重要作用。从待要引出的端子的数目与芯片尺寸之间的关系看，成小芯片形式但具有许多待要引出的端子的逻辑器件，不成WPP 10形式更好。这是由于在从键合电极1a形成重新布线12之后，无法形成电极焊点(图7所示的防扩散粘合层7c)和凸块电极11。
因此，最好制作成WPP 10的器件是保持高成品率而制造的并在一个晶片中大量得到的那些芯片，确切地说是那些小的存储器器件。
另一方面，最好不成WPP 10形式的器件是保持低成品率而制造的并在一个晶片中少量得到的那些芯片，确切地说是那些大的芯片、最终器件或少量生产的器件。而且，当比之芯片面积具有许多外部端子的ASIC(专用集成电路)以WPP 10的形式得到时，常常不保持凸块电极11中的足够大的间距。此时，为了易于安装，封装也应该成常规形式。
接着，下面描述的是参照图6所示的WPP 10的工艺流程(见图1)和图7所示的对应于工艺流程主要步骤的晶片的剖面图的制造WPP10的制造方法。
首先，在图6所示的步骤S1中，对晶片进行预处理。键合电极1a被暴露于图7A所示的硅板7的主表面上，从而形成无机绝缘保护膜7a。
然后，在步骤S2中制作WPP第一绝缘层。亦即，如图7B所示，在硅板7的无机绝缘保护膜7a上制作聚酰亚胺或含氟树脂组成的第一绝缘层7b。
然后，在步骤S3中制作WPP重新布线层。亦即，如图7C所示，在电连接于键合电极1a的第一绝缘层7b上制作重新布线12。
然后，在步骤S4中制作WPP第二绝缘层。亦即，如图7D所示，在重新布线12上制作包含聚酰亚胺或环氧树脂的第二绝缘层7d。
然后，在步骤S5中制作WPP-UBM(下方凸块金属)。亦即，如图7E所示，制作作为电连接于重新布线12的UBM的防止扩散的粘合层7c。
然后，在步骤S6中，检查晶片(W测试)。亦即，借助于使探针与制作在半导体晶片(硅板7)划痕区上的电极焊点相接触而检查晶片是否依据电特性所预期的那样被处理了。
然后，在步骤S7中，用探针检查硅板7(P测试1)。亦即，借助于使探针与硅板7的键合电极1a相接触，检查半导体芯片1是否正常工作而探测有缺陷的部分。
然后，在步骤S8中，消除有缺陷的部分；即执行激光熔丝烧断。亦即，借助于用激光束切断备用电路中的熔丝而消除有缺陷的部分。
然后，在步骤S9中，用探针进行测试(P测试2)。亦即确定P测试1所消除的有缺陷的部分是否已经被改正了。
然后，在步骤S10中，在晶片背面做记号，以便将预定的记号固定到硅板7的背面。
然后，在步骤S11中制作凸块。亦即，如图7F所示，在作为从重新布线12上的键合电极1a伸出的末端处提供的UBM的防止扩散的粘合层7c上，制作作为WPP 10的外部端子的凸块电极11(突出端子)。
此处，用例如印刷方法来制作凸块电极11。对应于凸块形成位置的金属掩模被置于晶片(硅板7)上，涂敷焊料胶，清除金属掩模，随之以回流以便在晶片上形成凸块电极11。
然后，在步骤S12中，切割半导体晶片即硅板7，从而形成图4所示的WPP 10。
然后，在步骤S13中，对WPP 10进行老化，亦即老化(BI)测试。
在步骤S14中，对单个产品进行分类，以选出无缺陷的WPP 10。
这样就完成了WPP 10的制造。
在图6所示的生产步骤中，在步骤S9中用探针测试(P测试2)之后，未执行对硅板7的背面进行研磨的背面研磨步骤(以下缩写为BG)。然而，可以在用探针测试(P测试2)的步骤S9之后但在对晶片背面做记号的步骤S10之前，执行BG步骤。
此处，BG步骤是为了借助于用研磨硅板7背面的方法减小硅板7的厚度而减小WPP 10的高度。
换言之，这是为了减小半导体芯片1的厚度，以便减小WPP 10的厚度。
在执行BG步骤时，能够减小安装WPP 10的高度(例如减小到1mm或更小)。
通过BG步骤，还能够减小硅板7的厚度。甚至当为了得到更多的芯片而在切割时减小了硅板7上的划痕宽度时，也可以实现切割而不会在切割时妨碍冷却水渗入划痕槽。
这防止了硅板7在切割时受到损伤，从而提高了硅板7的成品率。在切割直径为300mm的硅板7时，这是特别有效的。
图6所示的生产步骤中的步骤S6-S9(晶片测试(W测试)、探针测试(P测试1)、激光消除、探针测试(P测试2))，可以在对晶片进行预处理的步骤S1与制作WPP第一绝缘层的步骤S2之间执行。
亦即，在对晶片进行预处理的步骤S1之后执行步骤S6-S9。
这使得有可能在制作硅板7上的绝缘膜之前用探针执行一系列的测试，并有可能即使在键合电极1a受到损伤的情况下不留损伤地装配WPP 10。
下面参照图8和图9描述的是实施例1的图1所示的存储器组件100的制造方法。
借助于将WPP 10安装在组件板2的正反二个表面上，并将TSOP20安装在其一个表面上，得到了图1所示的存储器组件100。
首先，按照图6所示的工艺，生产WPP 10。
亦即，通过晶片预处理(制成数目为18×2＝36)，制备图4所示的芯片尺寸的WPP 10(突出端子半导体器件)，WPP 10具有用作外部端子的凸块电极11(突出端子)以及用来使凸块电极11之间的间距扩大成大于键合电极1a之间的间距的半导体芯片1区域中的重新布线12(布线部分)。
在实施例1中，WPP 10拥有的半导体芯片1是DRAM。
除了WPP 10之外，还装配有作为待要安装在组件板2上的SMD部件的引线端子半导体器件。
制备了二个TSOP 20(一个是PLL 6而另一个是寄存器8)，它们是具有作为电连接到半导体芯片1的键合电极1a的外部端子的外引线21的引线端子半导体器件、EEPROM 5(引线端子半导体器件)、和数目为36×2＝72的小的表面安装电阻器4。
下面依据图8所示的安装部件的基本流程来粗略地描述安装步骤。
在步骤S15中，首先将焊料印刷到组件板2上，以形成对引线端子半导体器件的外引线21的末端和WPP 10的凸块电极11的电连接的端子(岛状焊点)。
然后，在步骤S16中，安装SMD，并在步骤S17中，安装WPP 10。
然后，在步骤S18中，进行回流，以便将引线端子半导体器件的外引线21电连接到岛状焊点，并将WPP 10的凸块电极11电连接到岛状焊点。
然后，在步骤S19中进行清洗。但可以不执行这一清洗。
在步骤S20中，还在下方填充树脂，以实现密封。
下面用接近图9所示的安装流程来详细描述存储器组件100的制造方法。
在图9所示的步骤S21中，首先，将焊料印刷到组件板2上的预定部分。
然后，在步骤S22中，将部件安装在组件表面上。此处，用安装机将预定数目的WPP 10(数目为18)、TSOP 20(数目为2)、小表面安装电阻器4(数目为36)和EEPROM 5(数目为1)排列在组件板2的正面。
然后，在步骤S23中，用分批(同时)焊料回流方法来安装组件板2正面上的上述所有部件。
然后，在步骤S24中，在组件背面上安装部件。此处，用安装机以与正面相同的方式将部件排列在组件板2的背面上。
然后，在步骤S25中，用分批(同时)焊料回流方法来安装组件板2背面上的上述所有部件。
这样，在组件板2的正反表面上安装(以混合方式)预定数目的WPP 10(数目为18×2)、TSOP 20(数目为2)、小表面安装电阻器4和EEPROM 5，就制造了存储器组件100。
然后，在步骤S26中进行清洗。
但可以不执行清洗。
然后，在步骤S27中，对组件进行测试。亦即，以预定的方式检查存储器组件100以探明有缺陷的芯片。
然后，在步骤S28中，修复并更换有缺陷的芯片。此时，借助于再次加热而熔化焊料，清除有缺陷的芯片(有缺陷的半导体器件)，并用无缺陷的芯片(无缺陷的半导体器件)更换有缺陷的芯片。
然后，在步骤S29中，再次用回流方法来安装所有的部件。
之后，在步骤S30中进行清洗。
但可以不执行清洗。
然后，在步骤S31中，用下方填充树脂的方法来密封WPP 10。下方填充就是，当WPP 10具有像DRAM那样较大的芯片尺寸且无法呈现减轻凸块电极11的应力的足够功能时，将树脂9涂敷在WPP 10的封装本体13与组件本体2之间，以减小作用在凸块电极11上的应力。
亦即，下方填充是用WPP 10的封装本体13与组件本体2之间的树脂进行密封，以便用树脂9来加固并保护凸块电极11的周围。
为了实现下方填充，液态树脂9从图10所示的分配器60的喷嘴60a被逐个表面地涂敷到组件板2上。亦即，树脂9被逐个表面地涂敷到组件板2正反表面上的WPP 10上。
在二个表面上完成涂敷之后，组件板2的正反表面被同时加热，以便同时固化正反表面上的树脂9。亦即，在二个表面上完成树脂9的涂敷之后，借助于加热气氛而烘焙或用相似的方法，二个表面被同时固化(硬化)。
然后，在图9所示的步骤S32中，进行加装外壳，并在步骤S33中最终测试组件。
用专门的写入器将预定数据写入EEPROM 5。
这样就完成了图1所示的存储器组件100的装配。
此处将描述与安装WPP 10时需要相同面积的裸芯片的安装，以便比较二者。
首先，在安装承载芯片的过程中，键合电极1a被安装在安装板上而无需由重新布线12重新安排。因此，外部端子之间的间距小，安装板上的布线规则变得严格，且安装板的成本上升。在装配组件的过程中，除了用回流焊料的方法安装SMD部件的步骤外，还必须增加使用加工速度较低的倒装片键合器的安装步骤。
因此，实施例1的存储器组件100上的WPP 10，在其安装过程中(由于不使用诸如倒装片键合器之类的专门安装器具而减少了安装步骤的数目)，比安装裸芯片更有效得多。
下面描述的是在实施例1的存储器组件100的制造方法中的下方填充方法。
图10示出了用来对安装在图1的存储器组件100上的WPP 10进行下方填充的树脂的涂敷方法，而图11示出了用图10所示涂敷方法涂敷的树脂9的渗透。
在图10中，箭头表示喷嘴60a行进的方向。分配器60和喷嘴60a在WPP 10的短边上沿箭头移动。
根据实施例1的涂敷树脂的方法，分配器60沿具有平面矩形形状的WPP 10的短边方向周期性地和几乎线性地移动，且树脂9通过喷嘴60a从WPP 10的上侧被相继地滴在WPP 10的短边上。亦即，当完成一个WPP 10上的涂敷时，喷嘴60a被移动到下一个WPP 10的短边的前侧的端点，且喷嘴60a在此位置处停留一次。
之后，在喷嘴60a从WPP 10的短边前侧的端点向其后侧末端移动的情况下，树脂9被滴注，且在此位置处，喷嘴60a的运动和树脂9的滴注被停止一次。
然后，在树脂9不再滴注的状态下，喷嘴60a被移动到相邻WPP 10的短边前侧上的端点，且相似地滴注树脂9，于是相继地下方填充WPP10。
图11示出了用图10所示方法涂敷到凸块电极11排列成15行×4列的DRAM的WPP 10的湿树脂9的扩展，其中图11A和11B示出了树脂刚刚涂敷在短边之后的状态，图11C和11D示出了涂敷之后过去预定时间(短时间)情况下的状态，图11E和11F示出了涂敷之后过去预定时间(长时间)情况下的状态，而图11G和11H示出了涂敷之后过去预定时间(长时间)情况下借助于移动喷嘴60a一圈以便沿外围形成倒角9a的状态。
参照图11E和11F，在湿树脂9已经扩展到整个WPP 10与组件板2之间之后，也可以再次绕WPP 10的封装本体13移动分配器60和喷嘴60a，以便可靠地形成图11G所示的倒角9a，致使WPP 10被更坚固地固定到组件板2。
图12示出了对本发明实施例1的存储器组件100进行改进后的存储器组件200的结构。
存储器组件200包括依次排列保持组件板2一个表面上的相等间距安装的18个WPP 10(突出端子半导体器件)、和靠近WPP 10安装的一个TSOP 20(引线端子半导体器件)，此TSOP 20(引线端子半导体器件)排列在依次排列的WPP 10的中心附近。
亦即，多个(10个和8个)WPP 10被依次排列在TSOP 20的二侧。
在作为外部端子的连接端子2a侧上的组件板2上，还安装了9个作为引线端子半导体器件的SOP(小外形封装)61(寄存器8)，并在连接端子2a的反侧上(离连接端子2a远的侧上)安装了18个WPP 10，各个WPP 10被下方填充。
在这种安装类型的存储器组件200中，用来下方填充WPP 10的树脂9被几乎线性地涂敷在依次排列的18个WPP 10的短边上。
这使得有可能有效地涂敷树脂9。
图13示出了对本发明实施例1的存储器组件100进行改进后的存储器组件300的结构。
在图13所示的存储器组件300中，18个WPP 10以各由二个或四个成组(成团)的形式安装在组件板2上，成2行×2列的矩阵安排。
各个WPP 10还被安装成其长边方向平行于存储器组件300的组件板2的短边方向。
此处描述的是在安装WPP 10的状态下有效地涂敷用来下方填充WPP 10的树脂9的方法。
当涂敷树脂的温度低时，由于树脂9可以短距离渗透到封装本体13与组件板2之间，故树脂9被涂敷到长边侧上WPP 10的封装本体。这使得有可能缩短涂敷时间。
因此，从高密度安装部件的观点出发，希望保持喷嘴60a沿封装本体13的至少一侧的长边运动的空间，并将其喷嘴60a不移动的侧的长边安排成尽可能靠近其它部件。
当半导体芯片1具有许多位且许多DRAM被连接到存储器组件300的同一个I/O时，借助于将树脂涂敷在同一个平面上的2×2排列中的彼此尽可能靠近的DRAM上，得到了很大的优点。
因此，在WPP 10排列成图13所示那样的情况下，希望将树脂9沿WPP 10的外长边涂敷到外侧长边的外围。当根据这一涂敷方法沿2×2 DRAM(WPP 10)的外长边涂敷树脂9时，树脂9不流到封装本体13上，在要涂敷树脂的封装本体13的反侧上不需要将树脂涂敷于封装本体13上。即，树脂既不渗漏也不扩展。
在存储器组件300中，希望具有(×4)构造的I/O的WPP 10以数目为4集合，以便得到16位构造，并成组地被安装。因此，在如图13所示安装WPP 10的过程中，希望沿箭头所示的轨迹涂敷树脂9。
图14示出了根据改进的实施例涂敷树脂时，树脂9的渗透。
亦即，在如图15所示将WPP 10安装在存储器组件400上的过程中，如图14所示，下方填充树脂9沿封装本体13的二个相反的侧被涂敷到外边沿。此处，树脂9从一侧上的末端到相反侧上的末端被涂敷到WPP 10的二个短边。
图14A和14B所示的箭头表示分配器60的运动轨迹。图14C和14D示出了刚刚在二个短边(二个边)上涂敷之后的状态，图14E和14F示出了涂敷之后过去预定时间(中等时间)的状态，而图14G和14H示出了涂敷之后过去预定时间(长时间)的树脂9渗透状态。
在实施例1中，从二个短边开始渗透的树脂9仍然处于分隔状态，留下一个中间区域，即使在树脂9渗透的最后阶段，其中也不存在树脂9。封装本体13与组件板2之间的热膨胀差别以及组件板2的弯曲所造成的作用在凸块电极11上的应力，随着到封装本体13的中心的距离的增大而增大，并在凸块电极11的角落处变为最大。因此，若树脂9渗透到靠近矩形封装本体13的二个短边，则即使有不存在树脂9的中间区域，也能够一定程度地降低作用在凸块电极11上的应力。
于是，得到了接近树脂被涂敷到封装本体13的整个表面上的要求减少树脂9的数量和缩短运行时间的效果。
换言之，有可能缩短涂敷时间和减少涂敷量。
树脂9还可以简单地涂敷到封装本体13的4个角落。此时，降低了的应力作用在沿最外围排列的凸块电极11上，因此，凸块电极11呈现更长的连接寿命。
图15A和15B示出了对存储器组件100进行改进了的存储器组件400的结构，其中依次安装16个WPP 10，在组件板2的一个表面上保持相等的间距。在此存储器组件400中，下方填充树脂9被线性地涂敷到依次排列的16个WPP 10。图15A所示的箭头表示分配器60的运动轨迹(见图10)。
图16示出了图15所示存储器组件400被偏离的状态。这发生在为了检查存储器组件400而插入插座时组件板2的末端被固定的时候。
亦即，如图16所示，当图15所示的存储器组件400沿其长边方向被偏离时，除非相邻的WPP 10的密封部分被整体制造而不彼此接触，由于存储器组件400作为一个整体被偏离，故应力几乎均匀地分散在整个存储器组件400上。
此结构经得起来自外侧的负载，因而改善了存储器组件400的可靠性。
在图17和18所示的存储器组件500中，数目为16的WPP 10被分成4个区域安装，沿组件板2上多个连接端子2a排列的方向各包括4个，密封部分14延续在各个区域中的4个WPP 10上。
亦即，WPP 10被分成组(集团)安装，并借助于以组为单位连续方式在密封部分14处按指定被下方填充的方法密封。因此各组存储器组件500的各个部分，显然包括WPP 10，呈现提高了的刚度。
因此，组件板2的弯曲应力集中在各组WPP 10之间的间隙处。
亦即，由于诸如WPP 10之间的间隙之类的影响下方填充树脂9的涂敷的某些因素，相邻的密封部分14常常可能变成连续。即使在这种状态下，包括图17和18所示的不是局部连续的不安装部分2b的存储器组件500，当受到外力作用时，也在不安装部分2b处偏离，防止了应力施加到WPP 10的凸块电极11的连接部分或施加到半导体芯片1。
由于应力被分散，故存储器组件500上的WPP 10呈现改善了的连接可靠性。
在实施例1的存储器组件100、200、300、400和500中，WPP 10被下方填充密封，且芯片或主要部分的整个表面被更牢固地固定。结果，抗冲击性得到了改善，抗潮性也得到了改善。
在组件产品中，作为另一种高密度安装部件的方法，可以将TCP(载带封装)叠层。但根据此工艺，芯片由于其厚度减小而常常破裂。另一方面，在根据实施例1的存储器组件100、200、300、400和500中，借助于依靠下方填充而固定芯片，防止了芯片破裂，改善了抗冲击性。
而且，WPP 10被下方填充密封并安装在组件板2上，半导体芯片1的主表面和反侧表面(背面)被暴露。而且，半导体芯片1的整个主表面或主要部分被下方填充密封固定到组件板2，使得有可能降低热阻。
这有助于改善存储器组件100、200、300、400和500的热辐射性能和延长寿命。
(实施例2)图19平面图示出了根据本发明实施例2的存储器组件的结构。
实施例2的存储器组件600包括72个WPP 10(突出端子半导体器件)，它们是安装成矩阵的DRAM。输入/输出信号到WPP 10的连接以下列方式实现，即一组(团)包括总共9个WPP 10，由一个ECC和2行中的8个构成(在图19的存储器组件600中，平行于组件板2的短边的方向称为行，而与之成直角的方向称为列，但也可以与上述相反)，并为各组的WPP 10安装作为存储器选择装置的9个FET(场效应晶体管)-总线开关15(引线端子半导体器件)，以转换各个组。
亦即，在存储器组件600中，输入/输出信号到二行中的9个WPP10的连接，由相应的FET-总线开关成组(8个WPP)地转换，使得有可能增加WPP 10的数目而无需增加组件板2的连接端子2a的数目。
因此，存储器组件600安装的WPP 10的数目4倍于实施例1的存储器组件100的数目。
亦即，存储器组件600用FET-总线开关15分别地转换I/O，致使能够安装数目更多的DRAM。
在外表上，存储器组件600的FET-总线开关15是例如作为引线端子半导体器件的SOP型。
实施例2的存储器组件600的结构，在其它方面以及制造存储器组件600的方法上，与实施例1的存储器组件100相同，因而此处不再描述。
(实施例3)图20示出了根据本发明实施例3的存储器组件的结构，其中图20A是平面图，而图20B是侧面图，图21是图20所示存储器组件的方框电路图，图22是仰视图，示出了安装在图20所示存储器组件上的晶片处理封装(突出端子半导体器件)的结构，图23是板一侧上的布线图，示出了图20A所示存储器组件中组件板上部分C处的布线的例子，图24、25和26是布线图，示出了根据本发明实施例3的存储器组件中的晶片处理封装上的凸块安排的改进例子以及与之对应的板侧上的布线的改进例子，而图27是凸块安排和布线图，示出了图25所示的晶片处理封装上的凸块安排和板侧上的布线的进一步改进例子。
图20A和20B所示的实施例3的存储器组件700是具有168个插脚的无缓冲SDRAM(静态DRAM)-DIMM(双列直插式存储器组件)，且包括以混合方式安装在其一个表面上的8个WPP 10(突出端子半导体器件)、小表面安装电阻器4、电容器3和EEPROM 5。
但存储器组件700不安装图1的存储器组件100上安装的寄存器8。
图21是图20所示存储器组件700的方框电路图，由二组构成。
附在图21所示端子上的符号，与参照实施例1的存储器组件100的方框电路图所描述的相同，此处不再描述。
在图21所示的存储器组件700中，由于未安装寄存器8，故组1的S0系统或是组2的S1系统被读出，直接取决于信号。亦即，由于此存储器组件是无缓冲类型的，故信号直接进入某一组以选择某一组的半导体芯片1。
芯片D0-D15表示二个表面上数目为16的WPP 10，且各个芯片的[I/O 0-I/O 3]端子作为独立端子被连接到组件板2的连接端子2a。
DRAM作为一个整体具有从DQ0到DQ63的64位的I/O用作数据，构成二组。
比之图1所示的存储器组件100，图20所示的存储器组件700是价格低廉的。
如图20B所示，存储器组件700的组件板2的尺寸为例如P＝133.35mm，Q＝33.02mm，而安装高度(最大)为R＝4mm。
参照图20A，存储器组件700包括作为依次排列在其一个表面上的8个WPP 10(突出端子半导体器件)，以及相邻WPP 10之间或WPP10附近几乎在长边方向中央处的电容器3。
这是为了尽可能减小WPP 10与电容器3之间的布线长度。
此处，图22示出了用于存储器组件700的WPP 10的结构。
在图22所示的WPP 10的半导体芯片1中，不存在凸块电极11的自由空间1b，制作在其长边方向的中央附近。
借助于用重新布线12局部改变凸块电极11之间的间距以便形成自由空间1b，来实现这一点，从而在WPP 10的长边方向的中央附近形成不存在凸块电极11的自由空间1b。
图23示出了图20A中部分C处的组件板2侧上的布线。
参照图22和23，电容器3(引线端子半导体器件)被安装在半导体芯片1的自由空间1b附近，而电容器3的电源布线2c被制作成正对着组件板2上的半导体芯片1的自由空间1b的表面层上的表面层布线2h(但它们也可以被制作成内层中的内层布线2g)。
亦即，如图22所示，不存在凸块电极11的自由空间1b被制作在半导体芯片1的长边方向的中央附近。因此，能够实现连接而无需将WPP 10的信号线引到对应于组件板2上的芯片的中央位置，从而能够将电容器3安装在最靠近WPP 10的部位。
因此，WPP 10与电容器3之间的布线变为最短，从而改善了运行特性。
参照图23，组件板2由总共6个金属层形成，包括二个核心层Vcc、GND层和各个表面上的二个信号线层。地址/功能系统的公共布线2e将其上连接有WPP 10的凸块电极11的表面层上的岛2d，通过通孔2f连接到紧接其下的层，并连接到沿组件板2的长边方向延伸的内层布线2g。
I/O布线通过组件板2的表面层布线2h被连接到排列在附近的连接端子2a。这就抑制了通孔2f穿通时引起的电感的增加。
在图23所示的布线中，Vss(GND)和Vdd沿边从电容器3延伸，但可以容易地通过通孔2f连接到核心层。
图24、25和26示出了实施例3的存储器组件700中的WPP 10的凸块安排的改进例子以及与之对应的板侧上的布线的改进例子，而图27示出了图25所示的晶片处理封装的凸块安排和板侧上的布线的进一步改进例子。
在图24、25、26和27中的WPP 10中，分别提供有作为诸如地址、功能、电源和GND之类的公共电极组的能够共接于WPP 10之间的公共凸块电极组(公共突出端子组)1c以及作为各个WPP 10的独立连接的I/O之类的独立电极组的独立凸块电极组(独立突出端子组)1d。
在WPP 10中，在作为封装本体13的短边的一侧上的末端处，还安排了独立凸块电极组1d。在存储器组件700的一个表面上，安装了8个WPP 10，其独立凸块电极组1d指向组件板2的连接端子2a侧。
因此，在组件板2上形成了作为用来连接8个WPP 10的各组公共凸块电极1c的公共布线2e的表面层布线2h。
此处，公共凸块电极组1c之间的间距，亦即地址系统和功能系统的凸块电极11之间的间距被扩大。确切地说，间距沿芯片的长边方向被扩大，以致能够沿垂直于封装本体13的长边方向的方向，穿过凸块电极之间制作许多布线。
而且，独立凸块电极组1d之间，亦即I/O系统的凸块电极11之间的间距被减小，且凸块电极被安排在封装本体13的一侧的外围。
这使得有可能仅仅依赖表面层布线2b来制作公共布线2e，因而有可能减少组件板2中的布线层的数目。
在图24所示的WPP 10中，借助于相对于封装本体13倾斜重新布线12，公共凸块电极组1c被规则地排列。
这使得有可能沿封装本体13的长边方向平行地制作多个公共布线2e，以便连接诸如地址、功能、电源和GND之类的公共电极。
结果，能够尽可能增大组件板2的布线密度，并能够尽可能减小公共布线2e的长度。
当WPP 10的凸块电极11的数目比之其芯片尺寸较小时，或当组件板2涉及到像添加板的精细布线规则时，表面层和内层的GND层和Vcc层被部分地用作信号层，以便生产4层的组件板2，从而用此组件板2来装配存储器组件700。
此时，I/O系统的独立布线2i从制作在连接端子2a侧上的凸块电极11被连接，而多个连接诸如地址、功能、电源和GND之类的公共电极的公共布线2e，被制作成在芯片之间通过。
在图25所示的WPP 10中，公共凸块电极组1c还被重新布线12排列成网格状(见图22)。此时，如图22所示，重新布线12被用来在芯片中分布电源布线和GND布线，且通过重新布线12，一个凸块电极11被电连接到多个键合电极1a，以便减少凸块电极11的数目(以便减少外部端子的数目)。
在图25所示的板侧上的布线中，仅仅用组件板2的表面层来构成连接，且凸块电极11无需倾斜而被排列。因此，利用板侧上的布线的弯曲和倾斜实现了布线。
在图26所示的WPP 10中，凸块电极11之间的间距被稍许扩大成大于图25所示的WPP 10的凸块排列的间距，且凸块电极被排列在组件板2上，沿长边方向或沿短边方向倾斜。
因此，组件板2侧上的公共布线2e相对于封装本体13的长边方向倾斜。结果，公共布线2e被制作成图24所示的公共布线2e那样的直线。
图27示出了一个进一步改进的例子，其中凸块电极11之间的间距被稍许扩大成大于图25所示的WPP 10的凸块安排的间距。在此改进例子中，独立插脚而不是I/O系统从下侧伸出。这是一个其中各个位被特别构成以便减少插脚数目从而增大公共布线2e之间的间隙，I/O插脚和其它独立插脚具有窄的间距(图27中的d1＞d2)的例子。
图27所示的改进例子呈现这样一种效应，致使由于公共布线之间的间隙被扩大了而能够在插脚之间引出数目更多的布线。因此，仅仅使用表面层布线2h而无需使用组件板2的内层布线2g(见图23)，就能够共同使用组件板2上的布线。诸如电源之类的I/O插脚和独立插脚具有窄的间距。这些插脚由于布线向下引出，亦即引出到连接端子2a而不从插脚之间通过，故可以具有窄的间距。
在图27中，当采用布线布局D时，3个表面层布线2h在插脚之间通过，而当采用布线布局E时，4个表面层布线2h在插脚之间通过。
在图24、25、26和27中，在组件板2上不特别指出安装岛，而与公共布线2e成直角的光刻胶中的缝隙状窗口被认为是用来以焊料连接的虚拟岛，以便将组件板2上的布线密度提高到其极限。
实施例3的存储器组件700的结构，在其它方面以及存储器组件700的制造方法方面，与实施例1的存储器组件100的相同，此处不再描述。
上面用实施例具体地描述了本发明人完成的本发明。然而，本发明决不仅仅局限于上述各个实施例，而是能够以各种各样的方法进行改进而不超越本发明的构思与范围。
例如，在上述实施例1、2和3的存储器组件100-700中，EEPROM5是具有外引线21的引线端子半导体器件，但也可以在与突出端子半导体器件即WPP 10相同的结构中制作作为非易失只读存储器的EEPROM 5，并可以安装。
但此时，WPP结构的EEPROM 5不被下方填充密封，而仅仅下方填充作为DRAM的WPP 10。
亦即，WPP结构的EEPROM 5被可拆卸地安装在组件板2上。
这是由于EEPROM 5的生产成品率低，而当在其中电写入数据时被探测为有缺陷时，最好用无缺陷的EEPROM 5来替换。EEPROM 5的尺寸小于DRAM的尺寸，使小的应力作用于凸块电极11上，且即使不下方填充，也能够保持足够的可靠性。在安装WPP结构的EEPROM 5时，比之安装SOP型器件，能够减小安装面积，并能够将成本降低到低于SOP型器件的成本。
上述实施例1、2和3已经涉及到将WPP 10安装到组件板2的正反二个表面上这种类型的存储器组件，但存储器组件也可以是仅仅在一个表面上安装WPP 10这种类型的。
与WPP 10(突出端子半导体器件)一起安装的引线端子半导体器件，不局限于TSOP 20，而是除了TSOP 20外，还可以是诸如QFP(四列扁平封装)或TCP(载带封装)之类的半导体器件。
上述实施例1、2和3已经涉及到突出端子半导体器件是WPP 10的情况。但突出端子半导体器件可以是任何一种其它的半导体器件，只要外部端子为凸块电极11且配备有用来将半导体芯片1的键合电极1a之间的间距扩大成大于凸块电极11之间的间距的布线部分。
图28、29和30示出了WPP 10之外的突出端子半导体器件的改进例子。
图28A、28B和28C示出了作为突出端子半导体器件的改进例子的CSP(芯片尺寸封装)30。
CSP 30的芯片尺寸几乎等于或稍许大于半导体芯片1，而且其结构是借助于插入弹性体31而用带状板32支持半导体芯片1的扇形。
而且，多个焊料之类的凸块电极34(突出端子)被制作成半导体芯片1的区域中的外部端子，制作在带状板32上的连接线32a被电连接到半导体芯片1的键合电极1a，而端子间距扩大布线32b被制作在带状板32上，以便将凸块电极34之间的间距扩大成大于半导体芯片1的键合电极1a之间的间距。
密封部分33被制作在半导体芯片1的键合电极1a上。
图29A和29B示出了作为突出端子半导体器件的改进例子的芯片面朝上安装系统的BGA(球栅阵列)40。
在BGA 40中，半导体芯片1通过管芯键合材料45，面朝上地固定到BGA板42，且半导体芯片1的键合电极1a通过金之类的材料组成的金属丝41，被电连接到BGA板42的板电极42f。
而且，焊料之类材料组成的多个凸块电极44(突出端子)被排列成BGA板42背面上的网格似的外部端子，而用来扩大端子间距的布线42a被制作在BGA板42上，以便将凸块电极44之间的间距扩大成大于半导体芯片1的键合电极1a之间的间距。
用来扩大端子间距的布线42a，包括信号布线42b、GND平面42c、Vdd平面42d和通孔42e。
而且，制作熔融部分43，以便用树脂来密封半导体芯片1和键合金属丝41。
图30A、30B和30C示出了作为突出端子半导体器件的改进例子的芯片面朝下安装系统的BGA(球栅阵列)50。
BGA 50是倒装片结构，其中半导体芯片1以面朝下的方式通过小凸块51被安装在BGA板52上，且半导体芯片1的键合电极1a通过小凸块51被电连接到BGA板52的电极。
而且，焊料之类材料组成的凸块电极54(突出端子)在BGA板52的背面上被安排成网格状外部端子，而用来扩大端子间距的布线52a(见图30C)被制作在BGA板52上，以便将凸块电极54之间的间距扩大成大于半导体芯片1的键合电极1a(见图29)之间的间距。
半导体芯片1与BGA板52之间的间隙，亦即小凸块51的外围，用树脂进行下方填充，以便形成密封部分53。
在图28所示的CSP 30、图29所示的BGA 40和图30所示的BGA50中，也分别提供了用来扩大端子间距的布线32b、42a和52a，以便将凸块电极34、44、54之间的间距扩大成大于半导体芯片1的键合电极1a之间的间距，因此能够用回流方法在组件板2等上安装。
以下简要地描述一下从本申请公开的本发明的代表性例子得到的优点。
(1)比之安装具有单个处理的半导体芯片的引线端子半导体器件，在存储器组件的组件板上安装突出端子半导体器件时，有可能大幅度减小安装面积。这使得有可能实现安装而只要求半导体芯片被安装的最小面积，从而大幅度提高组件容量。
(2)在将作为外部端子的凸块电极之间的间距扩大成大于倒装片凸块电极之间的间距的情况下，WPP被安装成突出端子半导体器件，使得有可能扩大组件板上的布线规则，从而实现高密度安装的存储器组件，降低成本。
(3)半导体芯片的键合电极能够通过长度短于诸如TSOP之类的SMD部件的布线的布线，电连接到作为WPP的外部端子的凸块电极。这使存储器组件能够适应高速运行，从而适应高速总线。
(4)由于存储器组件中的WPP被下方填充密封，故整个芯片表面被牢固地固定，从而呈现改进了的抗冲击性。因此，防止了芯片破裂。
(5)WPP被下方填充密封，并在半导体芯片的背面被暴露且半导体芯片的整个主表面被下方填充密封固定到组件板的状态下，被安装在组件板上，使存储器组件的热阻能够降低。结果，存储器组件呈现改进了的热辐射性能和更长的寿命。
权利要求
1.一种存储器组件，它包含具有突出的端子作为外部端子，经由突出端子安装并配备有用来使突出端子之间的间距扩大成大于半导体芯片的键合电极之间的间距的布线部分的突出端子半导体器件；具有外引线作为外部端子，经由电连接到半导体芯片的键合电极的外引线安装的引线端子半导体器件；以及支持突出端子半导体器件和引线端子半导体器件的组件板；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
2.一种存储器组件，它包含具有突出的端子作为外部端子，经由突出端子安装并配备有作为用来使突出端子之间的间距扩大成大于半导体芯片区域中的键合电极之间的间距的布线部分的重新布线部分的突出端子半导体器件；具有外引线作为外部端子，经由电连接到半导体芯片的键合电极的外引线安装的引线端子半导体器件；以及支持突出端子半导体器件和引线端子半导体器件的组件板；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
3.根据权利要求2的存储器组件，其中DRAM安装成突出端子半导体器件，寄存器和频率控制装置安装成引线端子半导体器件，且突出端子半导体器件排列在二侧上，而寄存器与频率控制装置夹在其间。
4.根据权利要求2的存储器组件，其中DRAM和非易失只读存储器安装成突出端子半导体器件，DRAM被下方填充在半导体器件本体与组件板之间的树脂密封，而非易失只读存储器能够从组件板移去。
5.根据权利要求2的存储器组件，其中组合在突出端子半导体器件中的半导体芯片是具有平面上的矩形形状的DRAM，沿长边方向的DRAM中央附近形成不存在突出端子的自由空间，电容器安装在半导体芯片的自由空间附近，而电容器的电源布线制作在表面层上或面对半导体芯片的自由空间的组件板的内层上。
6.根据权利要求1的存储器组件，其中多个突出端子半导体器件安装成矩阵，而存储器选择装置安装成对应于行或列的多个，此存储器选择装置是用来转换各个行或列的多个突出端子半导体器件的输入/输出信号的连接的引线端子半导体器件。
7.根据权利要求2的存储器组件，其中多个突出端子半导体器件安装成矩阵，而存储器选择装置安装成对应于行或列的多个，此存储器选择装置是用来转换各个行或列的多个突出端子半导体器件的输入/输出信号的连接的引线端子半导体器件。
8.根据权利要求2的存储器组件，其中多个突出端子半导体器件配备有一组共接到突出端子半导体器件的公共突出端子和一组独立地连接到突出端子半导体器件的独立突出端子，具有排列在半导体器件本体一侧末端处的独立突出端子组的多个突出端子半导体器件，安装在组件板上，其独立突出端子组面对作为组件板外部端子的连接端子侧，并在组件板上制作布线，以便连接多个突出端子半导体器件的公共突出端子组。
9.根据权利要求2的存储器组件，其中多个突出端子半导体器件依次排列，在组件板上保持相等的间距，而引线端子半导体器件安装在突出端子半导体器件附近。
10.根据权利要求2的存储器组件，其中多个突出端子半导体器件排列成组，各组由组件板上2行和2列组成的矩阵中的2个半导体器件或4个半导体器件构成。
11.根据权利要求2的存储器组件，其中引线端子半导体器件安装在作为外部端子的连接端子侧上的组件板上，而突出端子半导体器件安装在连接端子相反面上的组件板上，用下方填充在半导体器件本体与组件板之间的树脂密封。
12.根据权利要求2的存储器组件，其中突出端子半导体器件沿二个相反的面安装在外围，或安装在被下方填充在半导体器件本体与组件板之间的树脂密封的半导体器件的4个角部。
13.根据权利要求2的存储器组件，其中多个突出端子半导体器件被分成组安装，各个组由多个组件板区域上沿安排多个作为外部端子的连接端子的方向的多个器件构成，各个区域中的多个突出端子半导体器件，以连续的方式被下方填充在半导体器件本体与组件板之间的树脂密封，而在其二侧上制作不安装的部分。
14.一种制造存储器组件的方法，它包含制备具有作为外部端子的突出端子以及用来使突出端子的间距扩大成大于半导体芯片的键合电极的间距的布线部分的突出端子半导体器件的步骤；制备具有作为电连接到半导体芯片的键合电极的外部端子的外引线的引线端子半导体器件的步骤；在组件板上安排突出端子半导体器件和引线端子半导体器件的步骤；以及同时回流突出端子半导体器件和引线端子半导体器件以便将它们安装在组件板上的步骤；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
15.一种制造存储器组件的方法，它包含制备具有作为外部端子的突出端子以及作为用来使突出端子的间距扩大成大于半导体芯片区中的键合电极的间距的布线部分的重新布线部分的芯片尺寸的突出端子半导体器件的步骤；制备具有作为电连接到半导体芯片的键合电极的外部端子的外引线的引线端子半导体器件的步骤；在组件板上安排突出端子半导体器件和引线端子半导体器件的步骤；以及同时回流突出端子半导体器件和引线端子半导体器件以便将它们安装在组件板上的步骤；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
16.根据权利要求15的制造存储器组件的方法，其中多个突出端子半导体器件依次安装在组件板上，保持相等的间距，而下方填充的树脂被线性地涂敷在依次排列的多个突出端子半导体器件上，以便实现多个突出端子半导体器件的半导体器件本体与组件板之间的密封。
17.根据权利要求15的制造存储器组件的方法，其中多个突出端子半导体器件成组地安装在组件板上，各个组由2行和2列组成的矩阵中的2个半导体器件或4个半导体器件构成，而下方填充的树脂沿其长边被涂敷在多个突出端子半导体器件外围，以便实现多个突出端子半导体器件的半导体器件本体与组件板之间的密封。
18.根据权利要求15的制造存储器组件的方法，其中多个突出端子半导体器件成组地安装在组件板上，各个组由2行和2列组成的矩阵中的2个半导体器件或4个半导体器件构成，而下方填充的树脂被涂敷在多个突出端子半导体器件的半导体器件本体的二个相对的外侧的外围，以便实现多个突出端子半导体器件的半导体器件本体与组件板之间的密封。
19.一种制造存储器组件的方法，它包含制备芯片尺寸的具有作为外部端子的突出端子以及作为用来使突出端子的间距扩大成大于半导体芯片区中的键合电极的间距的布线部分的重新布线的突出端子半导体器件的步骤；制备具有作为电连接到半导体芯片的键合电极的外部端子的外引线的引线端子半导体器件的步骤；在组件板上安排突出端子半导体器件和引线端子半导体器件，并回流突出端子半导体器件和引线端子半导体器件以便将它们安装在组件板的正反二个表面上的步骤；以及将下方填充的树脂逐个表面地涂敷到组件板的正反二个表面上的突出端子半导体器件上，以便实现突出端子半导体器件的半导体器件本体与组件板之间的密封，并同时加热组件板的正反二个表面，以便同时固化正反二个表面上的树脂的步骤；其中的突出端子半导体器件和引线端子半导体器件以混合方式安装在组件板上。
20.根据权利要求8的存储器组件，其中公共突出端子之间的间隙大于独立突出端子之间的间隙。
21.一种存储器组件，它包含一个板和其上安装的多个半导体器件，此半导体器件包括以混合方式安装在其上的突出端子半导体器件和引线端子半导体器件；突出端子半导体器件，它包括其主表面上具有多个键合焊点的半导体芯片、用来重新定位键合焊点分布并扩大键合焊点之间间距的布线、以及制作在布线部分末端处的保持大于键合焊点之间的间距的多个突出端子，半导体芯片通过突出端子安装在板上；以及引线端子半导体器件，它包括其主表面上具有多个键合焊点的半导体芯片、各由内部部分和外部部分构成的多个引线、用来将键合焊点电连接到引线的内部部分的金属丝、以及用来密封半导体芯片、内部部分和金属丝的密封元件，而引线端子半导体器件通过突出在密封元件之外的引线的外部部分，被安装在板上。
22.根据权利要求1的存储器组件，其中突出端子半导体器件与板之间的间隙被树脂密封。
23.一种存储器组件，它包含一个板和其上安装的多个半导体器件，此半导体器件包括以混合方式安装在其上的突出端子半导体器件和引线端子半导体器件；突出端子半导体器件，它包括其主表面上具有多个键合焊点的半导体芯片、作为重新定位键合焊点分布并扩大键合焊点之间间距的布线的重新布线部分、以及制作在重新布线部分末端处的保持大于半导体芯片主表面区上的键合焊点之间的间距的多个突出端子，半导体芯片通过突出端子安装在板上；以及引线端子半导体器件，它包括其主表面上具有多个键合焊点的半导体芯片、各由内部部分和外部部分构成的多个引线、用来将键合焊点电连接到引线的内部部分的金属丝、以及用来密封半导体芯片、内部部分和金属丝的密封元件，而引线端子半导体器件通过突出在密封元件之外的引线的外部部分，被安装在板上。
24.根据权利要求2的存储器组件，其中突出端子半导体器件与板之间的间隙，被树脂密封。
全文摘要
提高半导体芯片的安装密度和存储器组件的容量以及适应高速总线的存储器组件。此存储器组件包含多个具有作为外部端子的突出端子和用来使突出端子之间的间距扩大成大于半导体芯片的键合电极之间的间距的布线部分的WPP、具有半导体芯片、作为外部端子的外引线、并经由电连接到半导体芯片的键合电极的外引线安装的TSOP、以及支撑WPP和TSOP的组件板,其中的WPP和TSOP借助于同时回流而以混合方式安装在组件板上。
文档编号H01L23/31GK1264924SQ0010266
公开日2000年8月30日 申请日期2000年2月25日 优先权日1999年2月26日
发明者宫本俊夫, 西村朝雄, 管野利夫 申请人:株式会社日立制作所