专利名称：改进动态随机存取存储器工艺的氮化物衬里隔离轴环的制作方法
该发明总地涉及一种沟槽电容，更具体地涉及一种改进的沟槽单元电容，该电容使用一种氮化物衬里作为隔离轴环。
在现代DRAM(64兆位或更高)存储器技术中，埋层单元结构在提高存储器性能方面是最有前途的概念之一。众所周知，一个DRAM单元是由一个晶体管和一个电容组成。在一个埋层单元中，在DRAM上表面之下的衬底中，用掺杂的半导体材料产生了一个埋层。该埋层实际上构成了存储单元一个电容器板，另一电容板是由邻近埋层的沟槽单元所构成。沟槽单元中充满了类似多晶硅这样的掺杂的半导体材料作为电容的第二极板。沟槽由绝缘层所包围，因而沟槽中的物质与埋层是电绝缘的。
一个埋层沟槽结构的已有技术的DRAM单元示于图一。P型场效应晶体管15有N+漏区11，N+源区12和P-沟道区13，沟道区上是栅区14。埋层16，图示为N+掺杂，位于晶体管15下的P-衬底17内。沟槽31内充满了N+掺杂的多晶硅54，56，该沟槽穿入埋层16。一般是氧化层的一层薄绝缘层19围绕着沟槽31使填充沟槽中的N+物质与埋层16实现电绝缘。如此，产生了沟槽电容27，其中沟槽31中的N+多晶硅是电容27的一个极板。注意埋层16有一部分与沟槽31相邻。沟道区13也有一部分与沟槽31相邻。这些埋层16和沟道13相邻的部分构成了沟槽电容27的另一极板。绝缘层19隔开了沟槽电容27的两极板。漏区11通过沟槽电极41与沟槽单元31电连接。逻辑电平电压通过晶体管15传输到沟槽电容27，因此电压数据存储在电容27中。
根据图一所示结构，可以看出在埋层16与漏区11之间产生了一个垂直寄生晶体管18。N+埋层16是源区，P-区13是沟道区，N+阱11是寄生晶体管18的漏区。掺杂多晶硅56是栅，绝缘轴环51是寄生晶体管18的栅和沟道间的绝缘层。当沟槽电极41是逻辑高电压时，寄生晶体管18必须是关断状态。我们可以将绝缘轴环51做成厚氧化层，并使其沿沟槽31向下延伸完全隔开沟槽31与掺杂多晶硅56的相邻部分，来方便地达到这个目的。
在典型的沟槽工艺中，沟槽31首先填充掺杂的半导体材料54，直到在绝缘轴环51底部附近达到预定的高度。该高度如图一的剖面深度线29所示。填充之后，产生绝缘轴环51，其可以是一种原硅酸四乙酯(TEOS)的厚氧化层。然后在沟槽31中从线29到上表面填入相同的掺杂半导体材料的另一“栓塞”56。因此，为利用厚绝缘轴环的好处，需要在沟槽31中填入两段N+多晶硅或相似材料“栓塞”。
在1985年12月27日授予P．PELLEY III的美国专利No．4794434，名为“DRAM中的沟槽单元”，提出了另一个已有技术的含有绝缘轴环结构的DRAM沟槽单元的例子。这篇专利描写了其中填入N+或P+多晶硅的沟槽单元，并提出了一种可以提高埋层上的电位以减小绝缘层上所产生的最大电压的技术。
氧化绝缘轴环技术，虽然能够提供一些优点，但是也带来一些影响随后工艺的缺点。其中之一是随后的高温工艺将使氧离子扩散穿过顶层，并最终可能穿过轴环。这将引起沟槽侧壁的硅氧化和形成多晶氧化，即“沟槽多晶填充”。氧扩散将引起体积膨胀，这有将产生应力引起堆栈层错缺陷和位错。
另一个问题是由TEOS轴环中扩散出来的杂质将产生沟槽中两个半导体填充层之间的界面问题。这将严重影响沟槽电极的接触问题。另外，杂质从高掺杂的沟槽多晶硅填充物扩散穿过轴环有可能使绝缘轴环破裂或损坏。
因此，本发明的目的是提出一种经过改进的DRAM沟槽单元电容，解决已有技术的问题。
本发明的另一目的是提出了改进的DRAM沟槽电容的绝缘轴环，其具有一层氮化物衬里，以避免已有技术的绝缘轴环的问题。
本发明的又一个优点提出了一种在DRAM沟槽单元中形成绝缘轴环的改进的工艺流程。
以上所有的目的和优点提供在下文中对例示性实施方案的详细描述，使本领域普通技术人员能获得清晰的了解。
本发明提出了一种改进的在半导体本体中的沟槽单元电容，适用于64KB及以上的DRAM存储单元或类似的存储单元。该改进的沟槽单元电容包括一个内有掺杂的半导体材料的沟槽单元，一个围绕着掺杂半导体材料的预定厚度的氧化绝缘层轴环，在氧化绝缘层轴环和掺杂半导体材料间有一层氮化物。氮化物层的厚度小于绝缘轴环层的预定厚度。
在绝缘轴环和掺杂材料之间加入这层氮化物解决了已有技术的带有绝缘轴环的沟槽单元电容中伴随的一些工艺问题。
任选地，在改进的沟槽单元电容器中，还可以在氮化物层和掺杂半导体材料间加入第二层氧化层。
电容的沟槽单元可以有第一区和第二区，两区中都有掺杂的半导体材料，绝缘轴环和氮化物层在第一区中。用一层小于绝缘轴环层的预定厚度的电绝缘材料环绕在第二区中的掺杂半导体材料，同时构成沟槽单元的底部。该沟槽电容优选具有一个紧挨着沟槽单元的掺杂半导体材料埋层，其基本形成沟槽电容的一个极板，同时位于第一和第二区中的掺杂半导体材料构成电容的第二极板，用电绝缘材料隔开电容的两个极板。
本发明提供了一种在半导体本体中形成改进的沟槽电容的方法。该方法包括以下几个步骤在半导体衬底中形成一个沟槽；在裸露的沟槽壁上和暴露的沟槽主表面上淀积预定厚度的氧化层；在氧化层的裸露部分上淀积一层比上述预定厚度薄的氮化物；刻蚀掉覆盖主表面的氮化层部分和氧化层部分，以暴露部分主表面；往沟槽中填入掺杂的半导体材料至基本填满沟槽。
这种方法还可以包含如下步骤在半导体衬底上形成沟槽后给沟槽加上给定厚度的电绝缘层，给定的厚度要小于上述预定厚度；向沟槽中填入掺杂的半导体材料到预定高度以基本形成预定高度的主表面，因此沟槽的主表面包含裸露的掺杂半导体材料。
该发明还提出了一种在半导体本体中制造沟槽单元电容的方法，包括如下步骤在半导体本体中形成沟槽；在沟槽的暴露的侧壁上和暴露的主表面上淀积预定厚度的氧化层；刻蚀掉覆盖主表面的氧化层部分以暴露一部分主表面；在主表面的裸露部分上和氧化层的暴露部分上淀积一层氮化物；刻蚀覆盖主表面的氮化物，再次露出一部分主表面；用掺杂的半导体材料填充沟槽到基本填满沟槽。
为更好地理解本发明，可参考以下的示例实施方案的描述并结合附图，附图为
图1是已有技术DRAM存储单元沟槽电容的剖面图。
图2是基于本发明的一个沟槽电容的剖面示意图。
图3，4显示了在本发明中制造一个存储单元的工艺步骤。
图5，6，7，8是根据本发明制造存储单元的另一种工艺步骤。
图9是根据本发明在半导体衬底上形成改进的沟槽电容的初始工艺步骤。
图10A和图10B是在图9的半导体衬底中形成的沟槽的剖面和平面图。
图11是图10A和图10B的沟槽周围形成的薄绝缘层的剖面图。
图12显示了在图11的沟槽中淀积第一多晶硅填充栓塞。
图13A和图13B显示了在图12的沟槽中形成绝缘轴环。
图14显示在图13B的沟槽中外延生长第二多晶硅填充栓塞。
图15表示在图14的沟槽单元电容和存储单元晶体管的阱区之间形成的电极。
基于本发明的一种改进的DRAM示于图2。DRAM20包括一个晶体管36和与之偶合的存储数据的沟槽电容32。沟槽电容32包括一个沟槽单元21，在沟槽单元的上半部的周围环绕着一层厚氧化层轴环24。在氧化层轴环的内侧壁上淀积了一层薄氮化物衬里25。如后所示，该氮化物衬里25在本发明中是极为重要的特征。
正向本领域所熟知的，DRAM20可能是在掺杂半导体衬底33上用生长外延层形成的。在衬底33中的埋层26，一般是高掺杂的，可以用选择性离子注入或外延生长来形成。在半导体衬底中形成掩埋层是本领域已知的技术。例如，埋层26的下半部可以在衬底33中形成，而上半部在外延层中形成(未显示)。无论如何，深度线43指明了埋层26和晶体管36的沟道区28的分界。图2中也显示了漏区23，源区29和栅35，它们与沟道区28一起组成了晶体管36。DRAM20还包括接触区44，掺杂区81和氧化物隔离区78。可以看到沟道区28也延伸到源区29和漏区23之下。沟道区28优选地是与埋层26相反的导电性。因此，在埋层26和源区29、漏区23之间有一隔离层。掺杂的导电性例如是衬底33是P-导电；埋层26是N+导电；沟道28是P-导电；漏33，源29是N+导电；接触区44是N+导电；掺杂区81是P-导电。因而，晶体管36是P沟道FET。同理，本发明也适用于N沟道FET。在任一情况中，垂直结构的副作用是形成了一个寄生晶体管45，该晶体管由埋层26，漏区23和位于区域23、26间的那部分沟道区28所构成。
在埋层26中构成电容32的沟槽单元21。沟槽单元21可以是圆柱形的，也可以是圆锥的较宽部分在上的截锥形。沟槽单元锥体向下逐渐变细到在预定深度变为给定的直径。沟槽单元21也可以有一个正方形或长方形的平台。图2的剖面图对应于圆柱状沟槽或具有正方或长方形平台的沟槽。无论沟槽单元实际是否是圆柱状的，都可以形成沟槽的底部使其在底部凹下以改善其穿通性能。
薄电介质层22淀积在沟槽底部及沿底部的侧壁周围淀积到指定高度，如深度线39所示。或者薄电介质层22一直延伸到DRAM20的上表面89而不是在线39处终止(图2未显示此种情况)。该电介质22可以是二氧化硅层SiO2，例如热氧化层，TEOS氧化层，多层氧化氮化物层以及去氧化氮化物层。如果形成的沟槽单元21的底部带有凹出部分(未示出)，那么沟槽底部的氧化层要厚于侧壁的。增加沟槽底部的氧化层厚度是有利的，因为已有技术已发现该区域更容易穿通。
沟槽21填入掺杂多晶硅的第一栓塞38，高度与薄氧化层22相同，到线39。若晶体管36是P沟道FET，如上所述，那么该栓塞38优选是N+掺杂的。若是N沟道FET方案中，该栓塞38优选是P掺杂的，而且埋层26也优选是P型的。优选与第一栓塞38相同掺杂水平的第二多晶硅栓塞37填满剩余的沟槽单元21。但是该第二栓塞37是在厚氧化层轴环24和氮化物轴环25形成后填入的，如下文所述。
多晶硅栓塞38和37构成了沟槽单元电容的一个极板。埋层26有一部分与沟槽单元21相邻。沟道区28也有一部分与沟槽单元21相邻。沟道区28和掩埋层26的这些相邻部分一起构成了电容的另一极板，绝大部分贡献来自掩埋极板邻近部分。沟道区28的上述相邻部分对电容影响极小。薄介质层22隔开电容的两极。介质层22越薄，电容越大。但是，介质层22必须足够厚以保证不会发生被介电击穿。
多晶硅第一栓塞38填入沟槽21，沿沟槽内壁从线39到电容32的上表面89，形成带有氮化物衬里25的厚氧化层轴环24。现在，产生了如下的一个寄生晶体管45埋层26是寄生晶体管45的漏区，漏区23作为源区，多晶硅37作为栅，区23和区26之间的沟道部分28是寄生晶体管45的沟道。带氮化物衬里25的氧化层轴环24作为寄生晶体管45的栅和沟道之间的绝缘层。用于增加寄生器件的阈值电压的氧化物轴环的厚度，和低掺杂的沟道区28一起保证了寄生晶体管45不会导通。
厚氧化物轴环的另一目的是保证多晶硅37和区域28间不会发生介电击穿和穿通。否则当高电位差加在多晶硅37和与沟槽21相邻的那部分沟道28之间时，很有可能会引起介电击穿或穿通。
在氧化绝缘轴环24的内壁加入一层氮化物层或“衬里”25的沟槽电容将比没有衬里的电容具有以下几个重要的优点。首先，在绝缘轴环24形成后，可以根据需要进行后继的高温处理和高温氧化。氮化物衬里25阻止了填充沟槽的多晶硅(栓塞37和38)的过氧化。其次，氮化物衬里25可以阻止沟槽侧壁体材料硅的氧化，否则其在高温氧化时将发生。第三，体材料硅氧化和填充沟槽的多晶硅的过氧化通常导致产生应力诱导的缺陷，现在氮化物衬里25可防止这种情况发生。第四，氮化物衬里25可防止杂质从高掺杂区(37，38)通过绝缘轴环24的“弱”区向垂直寄生器件的外扩散。这种外扩散经常会引起寄生器件不期望地导通或引起其漏电。最后，氮化物衬里25可以阻止填充沟槽的多晶硅栓塞37、38间的界面沾污。这主要是因为氮化物衬里25阻止了例如氧的沾污物在用栓塞37进行沟槽多晶硅填充和相关工艺时从绝缘轴环区除气和外扩散。
注意，沟槽单元21也可在氮化物衬里25的内壁79上周围淀积另一层薄氧化物衬里，即位于氮化物衬里25和多晶硅栓塞37之间。这层薄氧化层可在蒸汽气氛下在高温(如华氏900度)下处理氮化物衬里25而得到。由于衬里25是氮化硅材料，在高温处理下其内壁的薄层转换为二氧化硅形成薄氧化层衬里。
形成厚氧化层轴环24和薄氮化物轴环25的一个过程示于图3和图4。形成薄氧化层22和在沟槽21中形成或插入第一多晶硅栓塞38后，形成厚氧化层55，示于图3。形成的氧化层覆盖着线39所指的主表面，包括多晶硅栓塞38和薄介质层22的上表面。层55沿着沟槽21的上侧壁周围和沿着阱23和44的上表面延伸。厚氧化层55可以是由TEOS氧化或热氧化形成的硅氧化物。
如图所示，在沟槽21的厚氧化层55的全部暴露区域沿着侧壁和在线39之上淀积一薄层氮化层57，同时还覆盖区域23，24之上的暴露区域。氮化物层57优选是类似SiN4的硅氮化物，可由LPCVD，CVD，PECVD或其它方法制成。例示的氮化层厚度为70-180氧化层的厚度最好是氮化层厚度的3-5倍。注意薄介质层22的厚度与氮化层55的厚度相等，即70-180淀积在多晶硅栓塞38上表面上和氮化层56的内壁中的氮化层57和氧化层55部分(剖面图中边界53所指)被刻蚀掉。标准的光掩膜及光刻工艺或步进等离子刻蚀技术都可以使用。形成如图四的带有薄氮化层衬里25的厚氧化层24。在刻蚀工艺时要十分小心以避免淀积在氧化层55内壁上的氮化层部分57被刻蚀掉太多。光刻用于从上表面向下从周围回刻氧化层24和氮化物衬里25，以构成周围逐渐变细的区域52。这样允许以后形成或插入的第二多晶硅栓塞37(图2)能更靠近漏区23，有利于两区的电接触。通过使两区之间直接电接触，回刻技术避免了在沟槽多晶硅栓塞37与漏区23之间对附加电极的需要，或允许使用更小的电极。
根据本发明构成DRAM沟槽单元电容中带有氮化物衬里的厚氧化物轴环的另一种方法示于图5-8。图5显示了一个由形成在埋层69中的沟槽单元71构成的沟槽电容70。沟槽71的底部周围衬有一薄层电介质层75，然后填入第一高掺杂多晶硅栓塞76到预定深度线72。然后沿沟槽71上半部的内壁在由多晶硅栓塞76的上表面和薄氧化层75构成的主表面上形成例如TEOS的厚氧化层62，如深度线72所示。在漏区67和掺杂区63的上表面也覆盖着氧化层62。深度线72之上区域中的层62被刻蚀掉，只剩下厚氧化层侧壁，如图6所示。区域67，63上的厚氧化层部分62也被刻蚀掉而上部通过回刻构成周围逐渐变细的区61。
薄氮化层60然后施加在沟槽71中以完全覆盖厚氧化层，如图7所示。氮化层60的厚度例如为70-180埃。厚氧化层62厚度是氮化层60厚度的3-5倍。介质层75优选与氮化层的厚度相同。由LPCVD，CVD，PECVD或其它合适方法生成的例如为SiN4的氮化层60首先覆盖区域67，63的上表面和多晶硅栓塞76的裸露部分，对应于深度线72。覆盖这些表面的氮化物再被间隔层刻蚀掉(spacer etched away)，结果示于图8。通过间隔层刻蚀在锥形氧化层61的附近形成锥形氮化物层区域77。这使漏区67更靠近第二高掺杂多晶硅栓塞75，第二多晶硅形成或插入沟槽单元71中是该工艺的最后步骤。然后可在两区之间直接产生电接触。
图8的结构中，氮化物衬里60向下一直沿伸到深度线72处的多晶硅栓塞76。这与图四的结构略有不同，图四是根据本发明描绘的第一种工艺步骤的结果。图四中氮化物衬里25向下延伸到比氧化层轴环24的深度略浅的位置58。虽然图4和图5的结构不同，但这两个不同沟槽电容的性能是基本相同的。
图5-8描绘的工艺比图3-4的工艺多出一个优点。即，通过在分开的步骤刻蚀主多晶硅表面上的氧化层，可以更好地避免氮化物层60的浪费，如图6所示。图3-4中的第一个方法中，淀积在氧化层55侧壁上的氮化层部分57，可能会被不期望地更多地刻蚀掉以便刻蚀掉栓塞38上的氧化层。因此氮化层上的侧壁部分更容易被消耗掉。另一方面，图5-8的工艺包括了更多的步骤，因而沟槽电容的设计者必须对此两种工艺进行选择。
实验结果证实了本发明的改进的沟槽电容的优点。对含有带或不带氮化物衬里的绝缘轴环的128K DRAM存储模块的产品进行实验。结果表明，有氮化物衬里的存储器模块比没有氮化物衬里的存储器模块多30％的晶片成品率。
因此公开了适用于DRAM存储单元中的改进的沟槽单元电容，其具有带氮化物衬里的绝缘轴环，及其制作方法。根据本发明的电容的第一个优点是在氧化层形成之后的高温处理过程中，可以避免填充沟槽的掺杂多晶硅的过氧化。本发明的第二个优点是在高温氧化过程中可以避免沟槽内壁的体材料硅的氧化。本发明的第三个优点是，由于避免了不需要的氧化，因而也避免了应力诱导缺陷的产生。第四个优点是阻止了掺杂剂从“弱”轴环区外扩散到邻近沟槽单元电容的垂直寄生器件，否则寄生器件可能导通或产生漏电流。第五个优点是避免了在两个填充电容的沟槽单元的多晶硅栓塞之间的界面的污染。这是由于在沟槽的多晶硅填充和氧化层轴环形成之后的工艺中，本发明通过阻止诸如氧离子的污物从绝缘轴环区外扩散和除气而防止这种污染。
下面具体描述基于本发明的制造改进的沟槽电容的工艺流程。所描述的沟槽电容是DRAM存储单元的一部分。下述部分是序列号08／715，289(’289)的专利的一部分，而前述是序列号08／726，442的专利的一部分。以下的参考标号与’289专利申请相一致，而与前述讨论无关。
如图9，埋层12形成在硅衬底10中和被掺杂为N+掺杂浓度。埋层12可以用本领域众所周知的方法构成，诸如选择离子注入，外延生长或两者的结合。该埋层12将作为沟槽单元电容的一极。在埋层12上，分别外延生长了P-的硅14和N+的硅16。采用与此相反的掺杂也是可以的。层14和层16分别构成了FET(未显示)的沟道和漏区，逻辑电平电压从该FET传输到沟槽电容上。在此结构的上表面先后淀积氧化层18和氮化硅层20，使用常规刻蚀技术刻蚀这些层以形成暴露漏区16的上表面的开口15。氧化层18是TEOS或热氧化的二氧化硅层。用LPCVD或PECVD生成Si3N4的氮化硅层20。氧化层18的厚度大约50-100纳米，氮化硅层20的厚度是约300纳米。18和20作为硬掩膜用于形成开口15中的沟槽。氮化硅层20作为氧化阻挡层在沟槽侧面氧化过程(下文描述)中保护着此器件的上表面。
然后，开口15处裸露的硅在含有SF6，Cl2和He的混合气中通过反应离子刻蚀形成一个深的沟槽22，示于图10A和10B。在刻蚀工艺中也可选择其它合适的气体。通过刻蚀穿过外延层16，14和穿过埋层12的绝大部分形成沟槽22。沟槽22深约5微米，宽0．25-0．5微米。轴环行肩26决定了沟槽的下部27和上部24，下部27比上部24要窄。图10B是沟槽的平面图，沟槽可以是矩形平面，但是也可根据需要制成其它形状的几何图形。总之，形成的沟槽总是带有基本垂直的侧壁。
如图11沿沟槽22侧壁和底部形成一层薄介质层28。介质层28的厚度最好在10-50纳米，是由热氧化形成的二氧化硅层。介质层28也可是氧化层／氮化层／氧化层的三层结构。层28是隔开沟槽电容两极板的绝缘介质。众所周知，层28越薄电容值越高。沟槽底部的层28的厚度要大于侧面的厚度以减少沟槽底部穿通的可能性。
如图12，用定向LPCVD方法形成第一多晶硅栓塞以完全填充沟槽22的下部27和一部分上部24。使用定向LPCVD，其中离子束以垂直入射撞击器件结构。这样可使多晶硅基本从底部向上填入沟槽，避免了多晶硅淀积在沟槽的上侧面。该工艺使用小于750摄氏度的低温。定向LPCVD装置的例子可参考美国专利No．5，290，358题目“DLPCVD装置”。
在示例实施方案中第一检塞30用砷高掺杂以提供N+杂质浓度。掺杂第一栓塞30可通过LPCVD或在随后的步骤中通过离子注入来形成。多晶硅填充30形成沟槽电容的第二极板，第一极板是与沟槽22下部相邻的埋层12。若埋层12是P+掺杂的，则第一栓塞30当然也是P+掺杂，如掺杂硼离子。栓塞30从沟槽底部一直向上越过肩部26，到达硅层16上表面下约1-2微米处，因此其垂直长度大约3-4微米。
如图13A，淀积第一多晶硅栓塞30后，在沟槽22的其余侧壁和多晶硅栓塞30的上表面用TEOS或二氧化硅沿四周形成厚氧化层32。氧化层32延伸到沟槽22以上覆盖了氮化层20。氧化层32的厚度大约50-100纳米。在氧化层32上用例如LPCVD，CVD或PECVD淀积了一层5-20纳米厚的氮化硅层33(Si3N4)。因此总的绝缘层轴环的厚度大约65-170纳米，包括介质层28(假定介质层28的厚度为10-50纳米)、氧化层32和氮化硅层33。氮化硅层33带来不少优点。包括在随后的高温工艺过程中阻止了沟槽中掺杂多晶硅的过氧化；阻止了掺杂离子外扩散穿过弱轴环区进入与沟槽单元电容相邻的垂直寄生器件区，否则有可能引起寄生器件的导通或产生漏电流。尽管有以上优点，若希望为了减少工艺的复杂度，也可以去掉氮化硅层33。
如图13B，刻蚀掉沟槽中心的氧化层32和氮化层33的底部部分，暴露多晶硅填充栓塞30的顶部。同时刻蚀掉氮化层20上的层32和33的部分。优选采用反应离子刻蚀(RIE)等定向刻蚀技术。在此步骤中，多晶硅栓塞30上的小凹陷35是故意形成的，作为下述多晶硅外延生长的基础。在刻蚀时必须很小心，防止将侧壁上的氮化层33刻蚀很多。无论是否使用了氮化层33，对绝缘轴环底部的刻蚀常常刻蚀掉一部分侧面的绝缘轴环，形成锥状沟槽。在现有CVD工艺中，沟槽上半部多晶硅填充的完整性极大地依赖于沟槽的形状，因而必须很小心地控制刻蚀工艺以保持沟槽的形状在很小的偏差范围内。下文所述沟槽多晶硅的选择性外延生长与沟槽的形状几乎无关。因而在前面的绝缘轴环刻蚀步骤可有较大的工艺窗口。
刻蚀层32和33的底部后，在第一填充栓塞30上用选择外延生长产生第二多晶硅填充栓塞36，如图14所示。外延生长的第二多晶硅栓塞是本发明一个关键。
选择性外延生长从底部向上，即第一栓塞填充30的凹陷到氧化层32的顶部，产生没有空隙的多晶硅填充物。该多晶硅填充物36由原位掺杂的选择性外延或本征选择性外延加离子注入形成为N+掺杂。掺杂剂优选是砷以获得上述N+掺杂浓度。若第一多晶硅填充30是P+掺杂，则第二填充36当然也是P+掺杂。
选择外性延生长工艺取代了现有工艺中的LPCVD来第二填充栓塞36。用选择外性延生长工艺避免了LPCVD工艺的很多问题。这些问题包括LPCVD产生的空隙和疤痕的问题，其将导致在后面栅电极的构图过程中形成导电条和残留物。
使用气-固或异质反应系统，在沟槽中外延生长多晶硅形成填充栓塞36。异质反应系统优选使用包括H2，SiCl4，HCl的混合气以及包含砷的掺杂剂气体(产生N+)。(当是P+掺杂时，掺杂剂气体包含硼)。另一种方法是不使用掺杂剂气体，填充栓塞36的掺杂是在外延生长完成后，选择合适的掩模版进行选择性离子注入形成的。当然在这种后情况下，如果填充栓塞30是非掺杂的，要调整离子注入以同时掺杂第一多晶硅填充栓塞30。
为了快速填充沟槽22，外延生长工艺应在900-1100摄氏度进行。因为沟槽22的借助外延生长填充的部分较深，典型值约为1．0-2．0微米，沟槽的快速填充是需要的。外延生长到要高于硅层16的上表面的高度水平，如图所示。在外延生长前在预烘步骤中，该器件要在高温环境下预热几分钟。这种预热增强了填充物30和36之间在35处的界面的完整性。在该界面处可以得到小的接触电阻。
后续步骤中，硬掩模层20和18被选择性刻蚀，露出一部分阱区16。如图15，用合适的金属化来制作接触电极37，将多晶硅填充栓塞36的上表面与阱区16的暴露表面连接在一起。接触电极的形成在本领域是公知的。
至此公开了利用选择外延生长在沟槽中形成上多晶硅层的制造沟槽单元电容的一种改进工艺。根据本发明的所述工艺制造的改进的沟槽单元电容与常规工艺利用CVD制造的沟槽电容相比，沟槽多晶硅的空隙和疤痕较少。本发明在后面栅电极构图时消除了残余物和导电条问题。另外。外延生长的无沟槽多晶硅的柔软和无空隙表面增强了存储器单元的可靠性，允许后面的氧化工艺有更大的工艺窗口。本发明工艺也比常规工艺更简单，因为消除了对沟槽多晶硅和绝缘轴环退火、化学机械抛光(CMP)、清结和使沟槽填充物凹陷等步骤的需要。另外，避免了在CMP过程中使氧化／氮化层硬掩模减薄的危险。最后，提供了刻蚀工艺中更大的工艺窗口，因为，用外延法生长的沟槽多晶硅不依赖于沟槽的形状。
上文所述的实施例仅供说明之用，在不偏离本发明精神的情况下，任何本领域普通技术人员均可进行修改和改进。所有这些修改包括在权利要求所限定的本发明范围之内。
权利要求
1．一种在半导体本体中制作沟槽单元电容的方法，该方法包括在半导体衬底中形成一个沟槽，沟槽包括上下两部分；用介质层给沟槽加入一个衬里；在衬里沟槽后，通过在沟槽上部分制造一层氧化层和在氧化层上淀积一氮化层来在沟槽上部分形成一个轴环；往所述沟槽中填充半导体材料至基本填充沟槽。
2．权利要求1的方法，还包括在形成氧化层轴环前，在沟槽的下部分填入导电材料。
3．权利要求2的方法，其中向沟槽下部分填入导电材料包括用多晶硅填充沟槽下部分。
4．权利要求1的方法，还包括在存在蒸汽时对氮化层进行热处理过程，使所述氮化层的暴露表面转换为第二氧化层。
5．权利要求1的方法，其中所述氧化层淀积在沟槽的暴露的侧壁和主表面上，氮化层淀积在氧化层的暴露部分上。
6．权利要求5的方法，还包括刻蚀掉主表面上的氮化层和氧化层的一部分，以露出一部分主表面。
7．权利要求6的方法，还包括刻蚀掉氮化层的顶部和氧化层的顶部，所示氧化层的顶部位于沟槽的侧壁上，其中氧化层和氮化层随深度逐渐变薄，使得氧化层的顶部比氧化层其余部分薄且氮化层的项部比钝化层的其余部分薄。
8．权利要求1的方法，还包括在形成轴环之前在半导体衬底中形成沟槽后，给沟槽下部分加入一层介质层衬里，该介质层作为沟槽电容的节点介质；和在沟槽下部填充掺杂的半导体材料。
9．权利要求1的方法，其中所述氧化层是淀积在沟槽上部分的暴露侧壁上及沟槽中暴露的主表面上；覆盖在沟槽主表面上的一部分氧化层被刻蚀掉，露出主表面的一部分；氮化层淀积在沟槽的中暴露的氧化层上和主表面的暴露部分之上；和淀积在主表面上的一部分氮化层被刻蚀掉，再次露出主表面的一部分。
10．权利要求1的方法，其中所述氧化层淀积在沟槽上部的暴露侧壁上和沟槽的暴露主表面上；所述氮化层淀积在沟槽中暴露的氧化层上；和淀积在主表面上的氮化层和氧化层部分被刻蚀掉，露出主表面的一部分。
11．权利要求1的方法，其中氮化层是化学气相淀积的Si3N4层。
12．权利要求1的方法，其中沟槽电容是动态随机存储单元的一部分。
13．权利要求1的方法，其中沟槽的填充包括在沟槽的上部外延生长半导体材料。
14．一种在半导体本体中制作沟槽单元电容的方法，该方法包括在半导体衬底中形成一个沟槽，沟槽包括上下两部分；在沟槽上下两部分的表面上形成一层介质层；在沟槽下部填入导电材料；在沟槽上部形成一个轴环，该轴环包括氧化层和氮化层；在沟槽上部填入导电材料。
15．权利要求14的方法，其中制作一个轴环的步骤包括在沟槽上部的表面上淀积氧化层；在氧化层上淀积氮化层；和在蒸汽中热处理氮化层，使得所述氮化层的暴露表面转变为第二氧化层。
16．权利要求14的方法，其中制作一个轴环的步骤包括在沟槽上部的表面上淀积氧化层；在氧化层上淀积氮化层；和其中在淀积氮化层前去掉一部分氧化层，所述氧化层位于沟槽下部的导电材料上。
17．权利要求14的方法，其中制作一个轴环的步骤包括在沟槽上部的表面上淀积氧化层；在氧化层上淀积氮化层；其中在淀积氮化层后去掉一部分氧化层，所述氧化层位于沟槽下部的导电材料上。
18．权利要求14的方法，其中填充沟槽上下两部分的步骤都包括用掺杂半导体材料填充沟槽。
19．权利要求14的方法，其中用导电材料填充沟槽上部的步骤包括在沟槽的上部中外延生长半导体材料。
20．一种形成沟槽电容的方法，该方法包括在半导体区中制造一个沟槽，沟槽包括上下两部分；用介质材料衬里沟槽上下两部分；在沟槽下部填入导电材料；在半导体区上、沟槽上部的介质层表面上和沟槽下部的导电材料的裸露部分上形成一层氧化层；采用各向异性刻蚀方法刻蚀氧化层，以去除半导体区上和沟槽下部导电材料上的一部分氧化层；在半导体区上、沟槽上部的氧化层上和沟槽下部的导电材料上暴露部分上淀积一层氮化层；采用各向异性刻蚀方法刻蚀氮化层，以去除半导体区上和沟槽下部导电材料上的一部分氮化层；和用导电材料填充沟槽。
21．权利要求20的方法，其中给沟槽上部填入导电材料的步骤包括在沟槽的上部外延生长半导体材料。
22．权利要求20的方法，还包含在采用各向异性刻蚀方法刻蚀氮化层前，在氮化层上形成第二氧化层的步骤。
23．权利要求22的方法，其中通过形成第二氧化层。
24．权利要求20的方法，还包括在蒸汽中热处理氮化层使氮化层的裸露部分转化为第二氧化层。
25．权利要求20的方法，其中沟槽下部的填充包括用掺杂半导体材料填充沟槽的下部；和沟槽上部的填充包括用掺杂半导体材料填充沟槽的上部。
26．制造沟槽单元电容的工艺，所述电容包括穿过半导体中的掺杂埋层的沟槽，所述掺杂埋层构成电容的第一极板，所述沟槽下部填充的掺杂半导体材料构成电容的第二极板的一部分，以及隔开第一电容极板和所述部分形成的电容极板的周围介质层，对此的改进包括以下的步骤在所述沟槽上部形成绝缘轴环，所述绝缘轴环包括淀积在氧化层上的氮化层；用导电材料填充被所述绝缘之后包围的区域中所述沟槽的上部。
27．权利要求26的工艺，其中填充所述沟槽的上部包括外延生长半导体材料以完全形成所述电容的第二极板。
28．一种在硅衬底中制造沟槽单元电容的工艺，包括以下步骤在所述硅衬底中形成掺杂埋层，作为所述电容的第一极板；在所述硅衬底上形成深度穿过埋层的沟槽；在沟槽周围淀积介质层；在沟槽下部填充掺杂多晶硅，构成电容的第二极板的一部分，其中所述介质层隔开电容的两极板；在所述沟槽上部周围地形成绝缘轴环，所述绝缘轴环包括淀积在氧化层上的氮化层；和在绝缘轴环中形成硅材料，所述多晶硅使所述电容第二极板完整。
29．权利要求28的工艺，其中在所述绝缘轴环中形成多晶硅包括在所述绝缘轴环中外延生长硅。
全文摘要
一种制造沟槽单元电容的方法,该电容用于构成DRAM单元。在一个实施例中,在半导体衬底中制造一个沟槽。给沟槽衬里一介质层,例如ONO层。然后在沟槽上部消除一氧化层来产生一个轴环。氧化层上有氮化层。然后在沟槽中填入半导体材料。例如,可用外延生长的半导体填充沟槽。
文档编号H01L27/108GK1279509SQ0010538
公开日2001年1月10日 申请日期2000年3月31日 优先权日1999年3月31日
发明者C·格赖曼, C·A·马祖雷, C·迪赛尔多夫, A·舒尔兹 申请人:因芬尼昂技术北美公司