专利名称：用多晶硅掩模和化学机械抛光制造不同栅介质厚度的工艺的制作方法
技术领域：
本发明一般涉及到半导体器件的制作方法，更确切地说是涉及到在生产半导体器件过程中利用化学机械抛光(CMP)操作来降低来自多晶硅掩模的形貌变化的方法。
就性能而言，合并的动态随机存取存储器(DRAM)-逻辑电路(例如所谓的“混合电路”)提供了可能潜在的优点。但为了获得高性能(例如更高的速度)，在逻辑电路中需要薄的栅介质，而为了获得高的成品率，在DRAM阵列中则需要厚的栅氧化物。
如所述，在常规工艺中，例如在此处列为参考的美国专利No．5668035中，以及如图6A-6C所示，在生长逻辑电路中的薄的栅介质时，多晶硅掩模被用来保护DRAM阵列中的厚的栅介质。
具体地说，如图6A所示，用常规的光刻方法在第一多晶硅层16上旋涂光刻胶层18，并图形化，在存储器器件区5上留下部分光刻胶，同时暴露逻辑器件区3上的多晶硅层16。
然后如图6A所示，第一多晶硅层16被腐蚀到逻辑器件区3上的栅氧化层14。用例如反应离子刻蚀(RIE)中的各向异性等离子体腐蚀，以及使用诸如氯(Cl2)的腐蚀剂气体和诸如氩(Ar)的载气，来执行腐蚀。这导致多晶硅层16对栅氧化物14的选择性腐蚀。
用湿法腐蚀，例如用氢氟酸(HF)与水的稀释的溶液中的浸入腐蚀，在逻辑器件区3中选择性地清除第一栅氧化层14。
现参照图6B，光刻胶层18被清除，用逻辑器件区3上的热氧化方法，制作比第一栅氧化物14更薄的第二栅氧化层15。如图6B所示，这一热氧化也在多晶硅层16上形成氧化硅层17。
现参照图6C，在逻辑器件区3中的第二栅氧化层15上以及热氧化过程中形成在第一多晶硅层16上的氧化层17上，淀积同形的第二多晶硅层20。第二和第一多晶硅层16和20最好淀积成厚度基本上相同。这分别在第一和第二栅氧化层14和15上提供了多晶硅层16和20的同时腐蚀，而不引起其它器件区过腐蚀进入硅衬底10。用离子注入方法，第二多晶硅层20也被N型掺杂剂掺杂。用以制作FET栅电极的多晶硅层16和20的独立的掺杂，提供了独立地控制二个栅电极中的掺杂的手段。
然而，上述的工艺导致非常不平整的结构。这种不平整性在0．25微米及更小的尺寸下，会大幅度减小光刻的工艺窗口。
一个额外的问题与制作阵列中的自对准接触有关。这需要阵列中的栅的顶部上的SiN帽。但必须用额外的掩模将SiN帽从逻辑区清除(例如，SiN帽增强了通过栅氧化物的扩散，导致FET的阈值电压偏移)，从而提高了集成电路的成本。
考虑到常规方法的上述问题，本发明的目的是提供一种利用多晶硅掩模和化学机械抛光(CMP)来制造二个不同的栅介质厚度的方法。
在本发明的第一情况中，制作半导体器件的方法包括制作具有存储器阵列区和逻辑器件区的衬底；在衬底上生长厚的栅介质；在存储器阵列区的厚的栅介质上制作包括第一多晶硅层的栅叠层；在逻辑器件区上的衬底上制作薄的栅介质，其中存储器阵列区中的栅叠层的各个层，在制作薄的栅氧化物的过程中保护厚的栅氧化物；在逻辑器件区中制作栅叠层的第二多晶硅层以产生得到的结构，其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层一样厚；用化学机械抛光(CMP)整平此结构；以及对存储器阵列区和逻辑器件区中的栅叠层进行图形化。
利用本发明的方法，获得了用于栅叠层图形化的平坦结构。此外，在阵列中制作了栅帽，它是自对准接触所需要的，但不在栅帽使更难以形成双功函数栅的逻辑区中。逻辑区不被SiN掩模工艺覆盖，并提供双功函数栅，而不需要额外的遮蔽掩模。最终结构是很平整的，从而以良好的可控性获得了具有不同厚度的栅叠层。亦即，能够在同一个芯片上得到薄的氧化物栅和厚的氧化物栅。
从结合附图对本发明最佳实施例的下列详细描述中，可以更好地理解上述和其它的目的、情况和优点，其中
图1-4示出了用根据本发明的最佳实施例的制作半导体器件的工艺制作的结构，更具体地说图1示出了在具有逻辑器件区和存储器阵列区的衬底上制作存储器栅叠层；图2示出了图1的结构的加工，包括选择性地清除逻辑器件区上的存储器栅叠层材料；图3示出了图2的结构的逻辑栅叠层的加工，包括在薄的栅介质200上制作多晶硅300；以及图4示出了图3的结构的栅叠层的加工，包括对其进行图形化、离子注入和硅化工艺；图5示出了本发明的方法的工艺流程；以及图6A-6C示出了制作半导体器件的常规工艺。
现参照附图，更确切地说是参照图1-5，示出了利用例如化学机械抛光(CMP)来降低多晶硅掩模的形貌的方法。
对这一应用使用CMP的一个问题是，为了尽量减小栅叠层图形化过程中的过腐蚀的变化，需要对栅多晶硅的厚度进行很好的厚度控制。如下面所述，最好使用由SixNy或SiO2组成的抛光停止层来控制栅多晶硅厚度的本发明，解决了此问题。
参照图1和图5的流程图，起始衬底(例如由硅组成)包括例如逻辑器件区101和存储器阵列区201，其中例如在硅衬底中制作有浅沟槽隔离(STI)100和沟槽电容器(未示出)(步骤501)。
制作厚度最好在大约5-50nm范围内而大约7nm更好的厚栅介质102(步骤502)。此介质可以是用热氧化、氮化和／或之类的方法制作的SiO2或SiOxNy。
然后，在厚的栅介质102上，制作(例如最好用化学汽相淀积(CVD)方法淀积)掺杂的(例如最好是As或P掺杂的)多晶硅103(步骤503)。多晶硅103的厚度最好在大约20-200nm范围内，大约50nm更好。
然后，制作(例如最好用CVD或用溅射方法淀积)硅化物(例如最好是WSi2)104。硅化物104的厚度最好在大约20-100nm范围内，大约50nm更好(步骤504)。
然后，制作(例如最好用CVD方法淀积)衬垫氮化物105(例如Si3N4)。氮化物105的厚度最好在大约20-300nm范围内，大约150nm更好(步骤505)。要指出的是，上述的WSi2和Si3N4层是可选的而不是实施本发明所必须的。在栅结构的存储器阵列部分上形成光刻胶106。步骤502-505继续制作栅叠层的各个步骤。
参照图2，用光刻和腐蚀(例如采用F和Cl基腐蚀剂的反应离子刻蚀(RIE))方法，清除逻辑区101上的栅叠层材料(步骤506)。
在清除光刻胶106之后，剥离(例如借助于氢氟酸(HF)湿法腐蚀之类)逻辑区中的厚的栅介质102(例如氧化物)，并制作(例如生长或淀积)厚度最好在大约2-20nm范围内而大约5nm更好的薄的栅介质200(步骤507)。介质200可以是SiO2、SiOxNy、SiN、Ta2O5和／或Al2O3。要指出的是，在剥离和生长薄的栅氧化物200的过程中，阵列区201中的栅叠层各个层保护了厚的栅氧化物102。
参照图3，制作(例如最好用CVD之类方法淀积)第二多晶硅层300(例如最好是不掺杂的)，并用作逻辑器件区中的栅(步骤508)。为了在后续的抛光步骤中得到平整度，第二多晶硅层300的厚度应该至少与存储器阵列区中的总栅叠层一样厚。
然后，用化学机械抛光(CMP)，用存储器阵列区201中的衬垫氮化物(例如Si3N4)层105作为抛光停止层，对结构进行整平(步骤509)。若没有Si3N4层，则可以用制作在第一多晶硅层103顶部上的薄的栅介质200作为抛光停止层。
参照图4，用光刻和RIE方法对栅叠层进行图形化(步骤510)。要指出的是，若RIE要求硬掩模，则在CMP步骤之后，可以淀积诸如SiO2或Si3N4的另一个介质，以便用作硬掩模。
然后，用离子注入和退火方法，得到逻辑区中的扩散区401和栅300的掺杂(步骤511)。
用标准的硅化物工艺、金属淀积、退火、和湿法腐蚀方法，在逻辑区中的所有扩散区以及栅上，制作硅化物402(步骤512)。
根据本发明的上述工艺具有大量优点。首先，获得了用于栅叠层图形化的平坦的结构。此外，在阵列中但不在逻辑区(其中栅帽使更难以形成双功函数栅)中制作了栅帽(自对准接触要求的)。
逻辑区不被帽氮化物(例如SiN掩模)覆盖，从而在双功函数栅的注入过程中省去了掩模步骤(例如遮蔽掩模)。最终结构被整平得很好。
而且，以良好的可控性获得了具有不同厚度的栅叠层。亦即，在同一个芯片上能够得到薄的氧化物栅和厚的氧化物栅。
本发明不局限于上述的工艺和／或装置。本发明对要求双栅氧化物和／或二个不同的栅叠层的任何工艺都有利。例如，本发明的方法对n埋置快闪存储器的制造非常有利。
虽然已经根据最佳实施例描述了本发明，但本技术领域的熟练人员可以理解，能够用所附权利要求的构思与范围内的修正来实施本发明。
权利要求
1．一种制作半导体器件的方法，它包含制作具有存储器阵列区和逻辑器件区的衬底；在所述衬底上生长厚的栅介质；在存储器阵列区的厚的栅介质上制作包括第一多晶硅层的栅叠层；在所述逻辑器件区上的所述衬底上制作薄的栅介质，其中存储器阵列区中的栅叠层的各个层，在制作薄的栅介质的过程中保护厚的栅氧化物；在逻辑器件区中制作栅叠层的第二多晶硅层以产生得到的结构，其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层一样厚；用化学机械抛光(CMP)整平此结构；以及对所述存储器阵列区和所述逻辑器件区中的栅叠层进行图形化。
2．根据权利要求1的方法，其中所述制作所述栅叠层包含在所述厚的栅介质上制作所述第一多晶硅层，所述第一多晶硅是掺杂的多晶硅；在所述第一多晶硅层上制作硅化物；在所述硅化物上制作衬垫氮化物；以及用光刻和腐蚀方法清除逻辑器件区上的栅叠层材料。
3．根据权利要求1的方法，还包含在所述衬底上制作所述厚的介质之后，剥离逻辑器件区中的厚的栅介质。
4．根据权利要求1的方法，其中所述栅叠层具有帽氮化物层，且其中所述整平包含用存储器阵列区中的帽氮化物层作为抛光停止层。
5．根据权利要求1的方法，其中薄的栅介质制作在第一多晶硅层的顶部上，并被用作CMP过程中的抛光停止层。
6．根据权利要求1的方法，其中用光刻和反应离子刻蚀(RIE)执行所述图形化，所述方法还包含用离子注入和退火方法，对逻辑器件区中的扩散区和栅进行掺杂；以及在逻辑器件区中的扩散区和栅上制作硅化物。
7．根据权利要求1的方法，其中所述厚的栅介质的厚度在大约5-50nm的范围内。
8．根据权利要求1的方法，其中所述厚的栅介质的厚度约为7nm。
9．根据权利要求1的方法，其中所述厚的栅介质至少是SiO2和SiOxNy中的一种。
10．根据权利要求1的方法，其中所述第一多晶硅层至少是掺As的多晶硅和掺P的多晶硅中的一种，且其厚度在大约20-200nm的范围内。
11．根据权利要求10的方法，其中所述第一多晶硅层的厚度约为50nm。
12．根据权利要求2的方法，其中所述硅化物包含厚度在大约20-100nm范围内的WSi2。
13．根据权利要求12的方法，其中所述硅化物的厚度约为50nm。
14．根据权利要求2的方法，其中所述帽氮化物的厚度在大约20-300nm的范围内。
15．根据权利要求14的方法，其中所述帽氮化物的厚度约为150nm。
16．根据权利要求1的方法，其中所述薄的栅介质的厚度在大约2-20nm的范围内。
17．根据权利要求16的方法，其中所述薄的栅介质的厚度为5nm，并包含SiO2、SiOxNy、SiN、Ta2O5和Al2O3中的至少一种。
18．根据权利要求1的方法，其中所述第二多晶硅层包含用化学汽相淀积(CVD)方法淀积的不掺杂的多晶硅层，并用作逻辑器件区中的栅。
19．根据权利要求1的方法，其中第二多晶硅层的厚度至少与存储器阵列区中的总栅叠层一样厚。
20．根据权利要求2的方法，其中所述衬垫氮化物包含Si3N4，并起抛光停止层的作用。
21．根据权利要求1的方法，其中制作在第一多晶硅层的顶部上的所述薄的栅介质被用作抛光停止层。
22．一种制作具有二个不同的栅介质厚度的半导体器件的方法，它包含制作具有第一区和第二区的衬底；在所述衬底上生长厚的栅介质；在第一区的厚的栅介质上制作包括第一多晶硅层的栅叠层；在所述第二区上的所述衬底上制作薄的栅介质，其中第一区中的栅叠层的各个层，在制作薄的栅介质的过程中保护厚的栅氧化物；在第二区中制作栅叠层的第二多晶硅层以产生得到的结构，其中第二多晶硅层的厚度至少与第一区中的栅叠层一样厚；以及用化学机械抛光(CMP)整平此结构。
23．根据权利要求22的方法，还包含对所述第一区和所述第二区中的栅叠层进行图形化。
24．根据权利要求22的方法，其中所述第一区包含存储器阵列区，而所述第二区包含逻辑器件区。
25．根据权利要求22的方法，其中制作所述栅叠层包含在所述厚的栅介质上制作所述第一多晶硅层，所述第一多晶硅是掺杂的多晶硅；在所述第一多晶硅层上制作硅化物；在所述硅化物上制作衬垫氮化物；以及用平版印刷和腐蚀方法清除第二区上的栅叠层材料。
26．一种制作埋置的快闪存储器的方法，它包含制作具有第一区和第二区的衬底；在所述衬底上生长厚的栅介质；在第一区的厚的栅介质上制作包括第一多晶硅层的栅叠层；在所述第二区上的所述衬底上制作薄的栅介质，其中第一区中的栅叠层的各个层，在制作薄的栅介质的过程中保护厚的栅氧化物；在第二区中制作栅叠层的第二多晶硅层以产生得到的结构；以及用化学机械抛光(CMP)整平此结构。
27．根据权利要求26的方法，还包含对所述第一区和所述第二区中的栅叠层进行图形化，其中第二多晶硅层的厚度至少与第一区中的栅叠层一样厚。
全文摘要
制作半导体器件的方法包含:制作具有存储器阵列区和逻辑器件区的衬底;在衬底上生长厚的栅介质;在存储器阵列区的厚的栅介质上制作包括第一多晶硅层的栅叠层;在逻辑器件区上的衬底上制作薄的栅介质;在逻辑器件区中制作栅叠层的第二多晶硅层以产生得到的结构,其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层一样厚;用化学机械抛光(CMP)整平此结构;以及对所述存储器阵列区和逻辑器件区中的栅叠层进行图形化。
文档编号H01L27/088GK1282103SQ00120190
公开日2001年1月31日 申请日期2000年7月20日 优先权日1999年7月22日
发明者加里·B·布隆尔, 杰弗里·P·甘比诺, 卡尔·J·拉登斯 申请人:国际商业机器公司