专利名称：半导体装置及其制造方法
技术领域：
本发明是涉及一种SOI(Silicon On Insulator绝缘体上的硅)结构的半导体装置及其制造方法，特别是涉及其底面具有不到达埋入氧化膜的隔离绝缘膜(以下称为局部STI(Partial Shallow TrenchIsolation))的半导体装置及其制造方法。
具有由半导体衬底、埋入氧化膜和半导体层组成的SOI结构的半导体装置，因为用埋入氧化膜和其底面到达埋入氧化膜的元件隔离(以下称为全STI(Full Shallow Trench Isolation))包围有源区，所以即使形成CMOS晶体管也没有引起锁定(latch up)的担心，并且，因为源-漏区接到埋入氧化膜上，与半导体衬底表面上直接形成了晶体管的半导体装置比较，具有结电容小、能高速工作，同时备用时漏电流也减少，并能抑制功耗的优点。
可是，在埋入氧化膜表面上形成的半导体层膜厚例如为0．15μm以上的场合，因碰撞电离现象而产生的载流子(nMOS中为空穴，pMOS为电子)停留在沟道形成区下方的半导体层内，因此或发生扭曲(kink)或工作耐压劣化，并且，因为存在沟道形成区电位不稳定，故出现延迟时间的与频率相关性等的衬底浮游效应而发生的种种问题，所以一般地说要固定沟道形成区的电位。特开昭58-124243号公报中已公开了固定沟道形成区的电位的半导体装置。
近年来，为了不仅固定每个晶体管中沟道形成区的电位，而且一并固定同一导电型的多个晶体管的沟道形成区电位，用局部STI进行隔离来谋求微细化，这种结构已公开于IEEE International SOIConference，Oct．1997等。
图26示出现有半导体装置的顶视图，图中，104为隔离绝缘膜、106为栅电极、107和108为源-漏区、109为布线。如图26所示，在局部STI的场合，对同一导电型的多个晶体管，形成用于固定沟道形成区电位的布线109。
图27示出现有半导体装置的剖面图，就是图26的X-X线剖开的剖面图。图中，101为半导体衬底、102为埋入氧化膜、1010为沟道形成区、105为栅绝缘膜、103为半导体层，及1011为沟道阻断层。如图27所示，邻接的两个晶体管间的隔离绝缘膜104没有到达埋入氧化膜102，并在隔离绝缘膜104下，形成含有与沟道形成区1010为同一导电型的高浓度杂质的沟道阻断层1011。而且，两个沟道形成区1010通过沟道阻断层1011成为连接的状态，它与布线109连接而固定沟道形成区1010的电位。
不过，在局部STI结构中，因元件间隔离耐压低，在对分别连接邻接的晶体管源-漏区的布线(未图示)的某一条加源电压对另一条加上漏电压等的经沟道阻断层邻接的源-漏区间发生电位差的情况下，因为在沟道阻断层有较大的漏电流流过，必须保留较大元件间隔离宽度，因此存在妨碍微细化的问题。
图28示出现有半导体装置的剖面图，就是图26的Y-Y线剖开的剖面图。由该图可以看出，在邻接的晶体管源-漏区间，由于隔离绝缘膜104不到达埋入氧化膜102，所以有漏电流通过沟道阻断层1011流动。
本发明就是为解决上述问题而进行的，其目的在于提供这样一种半导体装置及其制造方法，该半导体装置具备能够一并固定多个晶体管沟道形成区电位的局部STI结构的隔离绝缘膜，抑制了经该隔离绝缘膜下的沟道阻断层流动的漏电流，并提高了隔离特性和耐压。
本发明的半导体装置具备由半导体衬底、埋入氧化膜、和半导体层构成的SOI衬底，其特征在于具备包围半导体层主表面上配置的第1和第2有源区并形成距埋入氧化膜规定距离的隔离绝缘膜；第1有源区上形成的第1有源元件；第2有源区上形成的第2有源元件；在与埋入氧化膜的界面附近的半导体衬底一主表面上形成的杂质层；以及导电性地连接杂质层的布线。由于形成了杂质层，即使在经隔离绝缘膜邻接的晶体管间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压。
进而，本发明的半导体装置的特征在于，杂质层和半导体层为第1导电型，第1有源元件为具有从第1有源区的主表面到达埋入氧化膜的第2导电型的第1源区和漏区的MOS型晶体管，第2有源元件为具有从第2有源区的主表面到达埋入氧化膜的第2导电型的第2源区和漏区的MOS型晶体管，固定了杂质层和隔离绝缘膜下半导体层的电位。由于固定了隔离绝缘膜下半导体层的电位，同时用与晶体管相反导电型的杂质形成半导体衬底表面的杂质层并使其电位固定，所以即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，并能够提高耐压。
并且，本发明的半导体装置的特征在于杂质层和半导体层为第1导电型，第1有源元件为具有从第1有源区的主表面到达埋入氧化膜的第2导电型的第1源区和漏区的MOS型晶体管，第2有源元件为具有从第2有源区的主表面到达埋入氧化膜的第2导电型的第2源区和漏区的MOS型晶体管，固定了杂质层的电位，没有固定隔离绝缘膜下半导体层的电位。因为不固定隔离绝缘膜下半导体层的电位而使邻接的晶体管沟道形成区浮游并共用，可以使彼此的阈值电压精确一致，同时在隔离绝缘膜下的半导体表面上形成与晶体管相反导电型的杂质层并使其电位固定，所以即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，并能够提高耐压。
并且，本发明的半导体装置的特征在于半导体层为第1导电型，杂质层为第2导电型，第1有源元件是具有从第1有源区的主表面形成距埋入氧化膜规定距离的第2导电型的第1源区和漏区的MOS型晶体管，第2有源元件是具有从第2有源区的主表面形成距埋入氧化膜规定距离的第2导电型的第2源区和漏区的MOS型晶体管，施加于杂质层上的电压为对半导体衬底的反向偏压。在源-漏区不到达埋入氧化膜的结构的场合，由于将对半导体衬底为反向偏压这样的电压加到杂质层上，所以即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，并能够提高耐压。
并且，本发明的半导体装置的特征在于还备有从隔离绝缘膜下的半导体层表面到达埋入氧化膜并互相邻接地分别施加成为反偏的电压的第1导电型的第1杂质区和第2导电型的第2杂质区，第1有源元件是从第1有源区主表面到达埋入氧化膜并具有某一方与第1杂质区邻接的第2导电型的第1源区和漏区的MOS型晶体管，第2有源元件是从第2有源区主表面到达埋入氧化膜并具有某一方与第2杂质区邻接的第1导电型的第2源区和漏区的MOS型晶体管，加到杂质层上的电压为对半导体衬底反向的偏压。由于固定了第1、第2杂质区和杂质层的电位，所以即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，并能够提高耐压。
并且，本发明的半导体装置的特征在于还备有从隔离绝缘膜下的半导体层表面到达埋入氧化膜并互相邻接地分别施加成为反偏的电压的第1导电型的第1杂质区和第2导电型的第2杂质区，第1有源元件是备有与第1杂质区邻接的第2导电型的第3杂质区和与该第3杂质区邻接的第1导电型的第4杂质区的二极管，第2有源元件是备有与第2杂质区邻接的第1导电型的第5杂质区，和与该第5杂质区邻接的第2导电型的第6杂质区的二极管，加到杂质层上的电压为对半导体衬底反向的偏压。由于形成第1、第2杂质区和杂质层并固定了其电位，所以即使在经隔离绝缘膜邻接的二极管相反导电型杂质区间发生电位差，也能抑制在该部分发生漏电流，并能够提高耐压。
进而，本发明的半导体装置的特征在于杂质层延伸到有源区下。因半导体衬底表面形成杂质层，即使在形成源-漏区时注入的杂质穿透埋入氧化膜到达半导体衬底，也由于被取入杂质层中并使其电位固定，所以不担心成为电路误操作的原因，并起到提高半导体装置可靠性的效果。
此外，本发明的半导体装置的特征在于还具备与形成了第1有源元件和第2有源元件的功能块不同的功能块。该功能块中，可以在需要共同固定沟道形成区电位的部分，根据功能需要形成由局部STI隔离的第1和第2有源元件，并决定与其相一致的杂质层的导电型及所加的电压。
并且，本发明的半导体装置的制造方法具备在半导体衬底表面上经埋入氧化膜形成有半导体层的SOI衬底的半导体衬底表面上形成杂质层的工序；包围半导体层主表面上配置的第1和第2有源区并在其下形成残留半导体层一部分的隔离绝缘膜的工序；在第1有源区中形成第1有源元件的工序；在第2有源区中形成第2有源元件的工序；及形成连接到杂质层上的布线的工序。采用本方法，可以制造能通过布线固定杂质层电位的半导体装置。
进而，因为可以不仅在隔离区而且在有源区下形成杂质层，故即使在杂质区形成之际以离子方式注入杂质穿透埋入氧化膜到达半导体衬底，也被取入杂质层内，而不必担心成为电路误操作的原因，并能得到提高了可靠性的半导体装置制造方法。
进而，本发明的半导体装置制造方法的特征在于第1有源元件和第2有源元件是具有同一导电型的MOS型晶体管，形成隔离绝缘膜的工序具备形成覆盖半导体层的有源区表面的掩模并从半导体层主表面起进行刻蚀而残留底部、形成包围有源区的沟的工序、在整个面上形成绝缘膜的工序、除去掩模表面上绝缘膜的工序、及除去掩模的工序，还具备在形成沟的工序后而在形成绝缘膜的工序之前，向沟下半导体层中以离子方式注入与半导体层为同一导电型的高浓度杂质的工序。因为向隔离绝缘膜下半导体层以离子方式注入比半导体层杂质浓度高的杂质来形成沟道阻断层，故可以得到隔离特性进一步提高的半导体装置。
并且，本发明的半导体装置的制造方法的特征在于第1有源元件为具有第1导电型的MOS型晶体管，第1有源元件为具有第2导电型的MOS型晶体管，并具备在形成沟的工序后且在形成绝缘膜的工序之前，在第1有源元件的隔离绝缘膜上形成具有开口的第1掩膜工序；在整个面上以离子方式注入具有第2导电型的杂质，在第1有源元件的隔离绝缘膜下的半导体层中形成第1杂质区的工序；除去第1掩膜的工序；在第2有源元件的隔离绝缘膜上形成具有开口的第2掩膜工序；在整个面上以离子方式注入具有第1导电型的杂质，在第2有源元件隔离绝缘膜下的半导体层中形成第2杂质区的工序；以及除去第2掩膜的工序。因此可以得到这样配置的半导体装置，使得以pMOS晶体管和nMOS晶体管的源-漏区的一方，与隔离绝缘膜下形成的第1、第2杂质区成为pnpn关系。
并且，本发明的半导体装置的制造方法具备形成覆盖在半导体衬底表面上经隔离绝缘膜形成的半导体层主表面上配置的第1第2有源区表面上的掩模，并从半导体层主表面起进行刻蚀而残留底部，形成包围第1和第2有源区的沟的工序；向沟下半导体衬底中以离子方式注入杂质并在半导体衬底表面形成杂质层的工序和在整个面上形成绝缘膜的工序；除去掩模表面上绝缘膜的工序；除去掩模的工序；在第1有源区中形成第1有源元件的工序；在第2有源区中形成第2有源元件的工序；以及连接到杂质层上的布线的工序。可以制造能够通过布线固定杂质层的电位的半导体装置。
进而，本发明的半导体装置的制造方法的特征在于第1有源元件和第2有源元件是具有同一导电型的MOS型晶体管，还具备在形成沟的工序以后并形成绝缘膜的工序之前，向沟下半导体层中以离子方式注入与半导体层为同一导电型高浓度的杂质的工序。由于在隔离绝缘膜下的半导体层中以离子方式注入比半导体层浓度高的杂质而形成沟道阻断层，所以能够得到隔离特性进一步提高的半导体装置。
图1表示本发明实施例1的半导体装置剖面图。
图2表示本发明实施例1的半导体装置顶视图。
图3表示本发明实施例1的半导体装置剖面图。
图4表示本发明实施例1的半导体装置剖面图。
图5表示本发明实施例1的半导体装置中含有的杂质浓度分布曲线图。
图6表示本发明实施例1的半导体装置漏电流的图。
图7表示本发明实施例1的半导体装置漏电流的图。
图8表示本发明实施例1的半导体装置制造方法一个工序的剖面图。
图9表示本发明实施例1的半导体装置制造方法一个工序的剖面图。
图10表示本发明实施例1的半导体装置制造方法一个工序的剖面图。
图11表示本发明实施例1的半导体装置制造方法一个工序中半导体装置的元件中含有的杂质浓度分布曲线。
图12表示本发明实施例1的半导体装置制造方法一个工序中半导体装置的元件中含有的杂质浓度分布曲线图。
图13表示本发明实施例2的半导体装置制造方法一个工序的剖面图。
图14表示本发明实施例2的半导体装置剖面图。
图15表示本发明实施例2的半导体装置漏电流的图。
图16表示本发明实施例2的半导体装置漏电流的图。
图17表示本发明实施例2的半导体装置漏电流的图。
图18表示本发明实施例2的半导体装置制造方法一个工序的剖面图。
图19表示本发明实施例3的半导体装置剖面图。
图20表示本发明实施例3的半导体装置顶视图。
图21表示本发明实施例3的半导体装置漏电流的曲线图。
图22表示本发明实施例3的另一个半导体装置剖面图。
图23表示本发明实施例3的半导体装置制造方法一个工序的剖面图。
图24表示本发明实施例3的半导体装置制造方法一工序的剖面图。
图25表示本发明实施例4的半导体装置的平面图。
图26表示现有半导体装置的顶视图。
图27表示现有半导体装置的剖面图。
图28表示现有半导体装置的剖面图。
实施例1图1是本发明实施例1的半导体装置剖面图，图1中，1为p型半导体衬底，2为埋入氧化膜，3为半导体层，4为隔离绝缘膜，5为栅绝缘膜，6为栅电极，7、8、71和81为源-漏区，9和91为布线，10为沟道形成区，12为杂质层，13为侧壁，14和141为层间绝缘膜，15和151为接触孔，源-漏区7、8、71、81和沟道阻断层11是对半导体层3注入杂质形成的。
半导体衬底1、埋入氧化膜2和半导体层3构成所谓SOI衬底，其形成方法可以是粘合法、SIMOX法等任一种方法。
半导体层3的厚度为30～200nm左右，埋入氧化膜2的膜厚为0．04～0．4μm左右的情况下，沟道阻断层11含有硼等p型杂质浓度1×1017～1×1018／cm2(以下记为1E17～1E18／cm2等)左右，杂质层12含有硼等p型杂质浓度1E17～1E19／cm2左右，沟道形成区10含有硼等p型杂质浓度1E17～1E18／cm2左右。沟道阻断层11的浓度也可以与沟道形成区10相同，但浓度越高隔离特性越好。
并且，源-漏区7和8含有砷等n型杂质，浓度为1E19～1E21／cm2左右，源-漏区71和81含有磷或砷等n型杂质，浓度为1E17～1E20／cm2左右，并延伸到埋入氧化膜2，成为LDD(Lightly DopedDrain轻掺杂漏)结构。
栅电极6由含有磷等n型杂质，浓度为2～15E20／cm2左右的多晶硅来形成，除此以外，由含有杂质的多晶硅与WSix等金属硅化物层叠结构，也可由W、Mo、Cu、Al等金属形成。
并且，也可以在栅电极6和源-漏区7及8的表面上形成钴硅化物(图中未示出)。
借助于由在半导体层3上形成的沟道阻断层11和硅氧化膜等的隔离绝缘膜4构成的局部隔离区，将形成1个或多个晶体管的有源区包围并互相隔离，其隔离宽度为200～500nm左右。并且，隔离绝缘膜4的膜厚要这样设定，使其下的沟道阻断层11膜厚为10～100nm左右。而且，在微细加工上理想的是，隔离绝缘膜4的上表面与半导体层3表面为同一平面，但是半导体层3较薄的情况下，沟道阻断层11若要留下足够膜厚，就难以得到元件隔离上所需膜厚，要提高元件隔离性能，就要使隔离绝缘膜4的上表面比半导体层3表面高。并且，在半导体层3与隔离绝缘膜4之间，根据需要形成5～30nm左右的氧化硅膜(图中未示出)。在这里，虽然隔离区中使用了氧化硅膜，但是也可用氮化硅膜、氮氧化硅膜、氟氧化硅膜(SiOF)等其它绝缘膜。
用作栅绝缘膜，有SiO2、SiON、SiO2／Si3N4／SiO2(ONO)结构、Ta2O5、Al2O3等。
图2为本发明实施例1这种半导体装置的顶视图，而图1是示于图2的A-A线剖开的剖面图。图2中，92到94为布线，111为杂质区。布线92与栅电极6导电性地连接并提供栅电压，布线93与杂质区111导电性地连接。
图3为本发明实施例的半导体装置的剖面图，就是示于图2的B-B线剖开的剖面图。该图中，152为接触孔。参照图3，通过布线93对杂质区111加电压来固定经沟道阻断层11连接的沟道形成区10的电位。杂质区111含有与沟道形成区10同一导电型的杂质，至于其杂质浓度，也可以与沟道形成区大约相同，但是浓度更高可以降低电阻。
图4为本发明实施例1的半导体装置的剖面图，就是示于图2的C-C线剖开的剖面图。该图中，95为布线，153和154为接触孔。参照图4，布线94是埋入形成于层间绝缘膜14和141中所形成的接触孔153内，并通过埋入形成于半导体层3、埋入氧化膜2中形成的接触孔154内的布线95连接杂质层12，使杂质层12电位固定。为了分别控制杂质层12和沟道形成区10，包围半导体层3的周围形成用于形成该布线95接触孔154的隔离绝缘膜4都是全STI，并与形成元件的半导体层3完全隔离。
图5示出本发明实施例1的半导体装置中含有的杂质浓度分布曲线，并示出了在图1示出的D-D线剖开的半导体层3、埋入氧化膜2和半导体衬底1所含有的杂质浓度分布。为形成杂质层12而注入的硼，通过各种工序的热处理工序，向表面分凝因而具有如图5所示的分布。
接着说明有关工作，参照图1，例如在nMOS管的场合，对各个电极施加的电压为VG=0～1．8V、VD=0～1．8V、VS=0V、VB=0～-1V左右，栅电极5下的沟道形成区10的表面上形成沟道，源-漏区7和71或源-漏区8和81的一方为源区而另一方为漏区，作为电路进行工作。这时，分别对沟道形成区10加上0V，对杂质层12加上1V或-1V。这些电压只是一个例子，并随栅绝缘膜厚或栅长而改变。埋入氧化膜2的膜厚加厚时，加到杂质层12上的电压绝对值就增大，埋入氧化膜2的膜厚变薄时，加到杂质层12上的电压绝对值就减小。
图6示出本发明实施例1的半导体装置漏电流的曲线图，在示于图1的半导体装置中，设定半导体层3的膜厚为0．15μm，埋入氧化膜2的厚度为40nm，隔离绝缘膜4的宽度为0．2μm来进行模拟。在该曲线图中，将经隔离绝缘膜4邻接的晶体管源-漏区7和71与8和81之间发生的电位差取作横轴，而其间发生的漏电流取作纵轴。图中，○表示不形成杂质层12的情况，■表示对杂质层12加上-1V的情况，▲表示对杂质层12加上1V的情况。由该图可以看出，因形成杂质层12，漏电流减少，耐压也提高了。
在本实施例中，按照在整个面上形成杂质层12的图进行说明，但是如果作为元件隔离只在局部STI部分的下部形成杂质层12，则能提高隔离特性。
在这里，虽然对NMOS晶体管邻接的部分的一例进行了说明，但是对pMOS晶体管邻接的部分也是同样的，本发明完全可应用于同一导电型的源-漏区7、71和8、81经局部STI邻接的部分和因电路配置而发生电位差的部分。在pMOS晶体管的场合，除半导体衬底1外的各个杂质区域的导电型变成相反，所加的电压也分别为VG=0～1．8V、VD=0～1．8V、VS=1．8V、VB=1．8V左右，沟道形成区10上为1．8V，杂质层12上为±1V，至于栅电极6的多晶硅中含有的杂质也有n型的场合。
进而，在本实施例中，示出有关布线9和91～94的配置的一个例子，可是随电路结构不同，在晶体管之间形成层间绝缘膜的层数、配置等也不同，另外，虽然采用在一个有源区中形成一个晶体管的半导体装置来进行说明，但特别不限于此。
倘采用本半导体装置，由于在埋入氧化膜上形成并在互相隔离具有同一导电型的多个晶体管的局部STI结构的隔离绝缘膜4下的半导体衬底表面上形成与晶体管相反导电型的杂质层并使其电位固定，所以可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压，即使微细化也可提高隔离特性的半导体装置。
并且，在杂质层12不仅位于隔离绝缘膜下且延伸到源-漏区71和81下的场合，在源-漏区形成之时，即使注入的杂质穿透埋入氧化膜2到达半导体衬底1，也因为被取入杂质层12内并将其电位固定，所以不担心成为电路误操作的原因，并具有提高半导体装置可靠性的效果。
用作读出放大器(交叉耦合型放大器)等的晶体管，要求灵敏度高，通过使邻接的晶体管沟道形成区成为浮游并共用，就能够使彼此的阈值电压精确一致。这样的情况下，为了使其不受其它晶体管影响，把只在打算共用的晶体管之间进行隔离称为局部STI，而把与其它部分的隔离称为全STI。因此，使沟道形成区成为浮游的部分的剖面图，与图1示出的相同。
图7表示本发明实施例1的半导体装置漏电流曲线图，该图是在示于图1的半导体装置中设定半导体层3膜厚为0．15μm，埋入氧化膜2厚度为40nm，隔离绝缘膜4宽度为0．2μm来进行模拟的曲线，未对沟道形成区10加电压，即，处于浮游状态。该曲线中，把经隔离绝缘膜4邻接的晶体管源-漏区7和71与8和81之间发生的电位差作为横轴，而把其间发生的漏电流作为纵轴。图中，○表示不形成杂质层12的情况，▲表示对杂质层12加上1V的情况。由该图可以看出，因形成杂质层12并加上1V，故提高了耐压。
在这里，举出读出放大器作为使沟道形成区浮游的例子，但是不言而喻，即使是用作读出放大器的晶体管，有时也固定沟道形成区的电位。
在这里，以nMOS晶体管邻接的部分为一例进行说明，对pMOS晶体管邻接的部分也同样，本发明完全可应用于同一导电型源-漏区7、71和8、81经局部STI邻接的部分和因电路配置而发生电位差的部分。在pMOS晶体管的场合，各个杂质区的导电型变成相反，加上的电压也分别为VG=0～1．8V、VD=0～1．8V、VS=1．8V、VB=1．8V左右，杂质层12上为-1V，布线93和杂质区111不管是形成，或者不形成都行。
在上述的施加电压的半导体装置中，由于使在埋入氧化膜上形成并经互相隔离具有同一导电型多个晶体管的局部STI结构的隔离绝缘膜邻接的晶体管沟道形成区浮游并共用，所以可使彼此的阈值电压精确一致，同时因为在隔离绝缘膜下的半导体衬底表面上形成与晶体管相反导电型的杂质层并使其电位固定，可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压，因而即使微细化也提高了隔离特性的半导体装置。
下面，说明本发明实施例1的半导体装置制造方法。
图8～图13表示实施例1的半导体装置制造方法的一个工序剖面图。参照各图，在半导体衬底1表面上备有埋入氧化膜2和半导体层3的SOI衬底表面上，在nMOS晶体管的场合以离子方式注入硼等p型杂质，pMOS晶体管时以离子方式注入磷等n型杂质，在半导体衬底1与埋入氧化膜2连接的部分形成杂质层12。图8示出该工序结束阶段的半导体装置剖面图。这时的注入条件随埋入氧化膜2膜厚而不同，在埋入氧化膜厚为0．04μm左右时，硼等p型杂质注入条件能量为200～300KeV，剂量为1E13～1E14／cm2左右，在埋入氧化膜厚为0．4μm左右时是500～600KeV，1E13～1E14／cm2左右。并且，磷等的n型杂质注入条件，在埋入氧化膜厚为0．04μm左右时是200～300KeV，1E12～1E14／cm2左右，在埋入氧化膜厚为0．4μm左右时为500～600KeV，1E13～1E14／cm2左右。杂质层12的形成不限于以离子方式注入法，就是用等离子掺杂法、离子聚束法等也没关系。
图9中，31为硅氧化膜，32为氮化硅膜，41为沟。参照图9，在半导体层3表面上形成具有5～30nm左右膜厚的硅氧化膜31、具有100～300nm左右膜厚的氮化硅膜32，使用光刻胶掩模(图未示出)，用各向异性刻蚀法有选择地除去隔离区上的氮化硅膜32和硅氧化膜31。而且，在除去光抗掩模后，以氮化硅膜32为掩模，各向异性刻蚀半导体衬底1，在半导体衬底1表面形成深度100～500nm左右的沟41。该沟宽度在100～500nm左右。然后，对nMOS的场合以硼等p型杂质，对pMOS的场合以磷、砷等n型杂质，在能量为10～20KeV，剂量为5E12～1E13／cm2左右下，在整个面上以离子方式注入，形成沟道阻断层11。图9示出该工序完了结束阶段的半导体装置中元件的剖面图。
只在隔离区形成杂质层12的情况下，与形成沟道阻断层11同样，可以在形成沟41的阶段进行。这时的注入条件随埋入氧化膜2膜厚而不同，硼等p型杂质在埋入氧化膜厚为0．04μm左右时是能量150～200keV，剂量1E13～1E14／cm2左右，埋入氧化膜厚为0．4μm左右时是能量450～550KeV，剂量1E13～1E14／cm2左右。并且，磷等的n型杂质的注入条件，埋入氧化膜厚为0．04μm左右时是能量150～250KeV，剂量1E12～1E14／cm2左右，埋入氧化膜厚为0．4μm左右时是能量450～550KeV，剂量1E13～1E14／cm2左右。
接着，用减压CVD法在整个面上形成硅氧化膜450nm～550nm左右的膜厚后(图未示出)，采用以氮化硅膜32为中止层的CMP(Chemical Mechanical Polishing)法，除去氮化硅膜32表面上的硅氧化膜，只在由沟2和氮化硅膜32构成的开口内部残留硅氧化膜。然后，用热磷酸的湿式刻蚀法除去氮化硅膜32后，再除去硅氧化膜31，形成隔离绝缘膜4。图10是该工序结束阶段的剖面图。至于沟道阻断层11和杂质层12，也不妨在该阶段以离子方式注入来形成。图11示出该阶段的半导体装置中元件里含有的杂质浓度分布曲线，示出图10中表示的E-E线剖面的杂质浓度分布。
这个阶段中，通过在800～1100℃左右进行烧结工序，在由硅氧化膜形成隔离绝缘膜4的情况下，可使膜质致密，同时能够提高杂质层12表面杂质浓度而降低电阻。图12示出该阶段的半导体装置中元件里含有的杂质浓度分布曲线，示出图10中表示的E-E线剖面的杂质浓度分布。
而且，在在整个面上形成热氧化的硅氧化膜后(图未示出)，在能量10～20KeV，剂量1E12～5E12／cm2左右下，在nMOS的场合在整个面上以离子方式注入硼或氟化硼，在pMOS的场合在整个面上以离子方式注入磷或砷等杂质，对沟道形成区10导入调整阈值的杂质(图未示出)。硅氧化膜就是为了保护半导体衬底表面不受以离子方式注入时的损伤，并在以离子方式注入后除去。
接着，作为栅绝缘膜5，例如通过在整个半导体衬底1表面上热氧化7～10nm左右膜厚形成硅氧化膜后，用CVD法在整个面上形成成为栅电极6的多晶硅层150～300nm左右后，通过用光刻胶掩模(图未示出)的各向异性刻蚀及进行构图，形成成为栅电极的多晶硅层6。
而且，用光刻胶掩模，在能量20～40KeV，剂量1E13～4E14／cm2左右下，分别在nMOS的场合以离子方式注入磷或砷，在pMOS的场合以离子方式注入硼或氟化硼，形成源-漏区71和81。图13示出本工序结束阶段的半导体装置中元件的剖面图。
接着，用CVD法在整个面上淀积硅氧化膜，膜厚为30～100nm左右，通过进行回刻形成了侧壁13后，在能量10KeV，剂量1～5E15／cm2下，nMOS的场合以离子方式注入砷等，pMOS的场合以离子方式注入硼、或氟化硼等，并形成源-漏区7和8。根据需要把源-漏区作成LDD结构，根据情况，有时也不形成源-漏区7和8。所注入的杂质在800～900℃下进行10～30分钟退火使之活化。若在1050℃下进行5～10秒左右的RTA(Rapid Thermal Anneal快速热退火)处理，则既能抑制杂质的扩散，又能提高激活率。
侧壁13也可以是硅氧化膜和氮化硅膜的层叠膜，此时，用RTO(Rapid Thermal Oxidation快速热氧化)法形成硅氧化膜后，用CVD法淀积氮化硅膜，进行回刻而成。
在栅电极6或源-漏区7和8表面上形成金属硅化物层的情况下，在这个阶段，如果在整个面上淀积钴进行RTA处理，则在露出了硅的部分进行反应，形成金属硅化物层。而后，将未反应原样残留的钴除去(图未示出)。
然后，用减压CVD法，淀积将成为层间绝缘膜14的硅氧化膜，200nm～6000nm左右后，用干式刻蚀法，开出到达源-漏区7和71的接触孔15，直径为0．1μm～0．5μm，其内部用CVD法埋入布线材料后制成图形而形成布线9。同样，形成层间绝缘膜141，并形成到达源-漏区8和81的接触孔151和布线91。这样一来，就形成示于图1的半导体装置。
在这里虽然图中未画出，可是也同样形成示于图3的接触孔152和布线93，和示于图4的接触孔153和布线94。并且，也同样形成示于图4的接触孔154和布线95，而关于形成顺序，可以在形成层间绝缘膜14和141之后，也可以与接触孔153和布线94同时形成，可以在形成隔离绝缘膜4之后、或在形成了栅电极6以后等各个阶段来形成。进而，也可以根据需要，分别用分开的工序进行接触孔和布线的形成，其形成顺序也可根据需要进行改变。进而有时可在上述的层上形成不同的层间绝缘膜和布线而成为多层布线。作为布线材料，有导入杂质的多晶硅、金属等，而使用金属时，要在各接触孔内壁上形成TiN等的阻挡金属层，以防止金属向半导体层3中扩散。
倘采用本实施例1中所示的半导体装置的制造方法，因为可在由半导体衬底1、埋入氧化膜2和半导体层3构成的SOI结构的半导体装置的半导体衬底1表面上形成杂质层12，故通过固定该杂质层12的电位，可以得到即使经局部STI结构的隔离绝缘膜在半导体层3表面形成具有同一导电型的晶体管的源-漏区之间发生电位差，也能够抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置的制造方法。
并且，由于不仅在隔离区而且在有源区下都可以形成杂质层12，即使在源-漏区形成时以离子方式注入的杂质穿透埋入氧化膜2到达半导体衬底1，也被取入杂质层12内，不担心成为电路误操作的原因，能得到提高了可靠性的半导体装置的制造方法。
实施例2图14是本发明实施例2的半导体装置剖面图，是图2所示A-A线剖开的剖面图。该图中，121为杂质层。参照图14，源-漏区71和81并不到达埋入氧化膜2，杂质层121用与源-漏区为同一的导电型杂质来形成。就是说，在nMOS晶体管邻接于半导体层3表面被形成的场合，杂质层121含有磷等n型杂质，1E17～1E20／cm2左右，在pMOS晶体管邻接地被形成的场合，杂质层121含有硼等p型杂质，1E17～1E20／cm2左右。此外，至于膜厚、杂质浓度和杂质种类，都与本实施例1所示的半导体装置同样。
在本实施例中，与实施例1比较，因源-漏区71和81及沟道形成区10的结部分的面积增大，使结电容增加了，但由于沟道形成区10与沟道阻断层11的结面积增大，因此具有更可靠地固定沟道形成区10电位的优点。
下面，说明有关工作。参照图14，例如nMOS晶体管的情况，加到各个电极上的电压为VG=0～1．8V、VD=0～1．8V、VS=0V左右，沟道形成于栅电极5下的沟道形成区10表面，源-漏区7和71或源-漏区8和81的一方成为源区而另一方成为漏区，作为电路进行工作。这时，沟道形成区10上加0V，半导体衬底1上所加的电压VB只要使杂质层121与半导体衬底1之间成为反向偏压就行。这些电压只是一个例子，它随栅绝缘膜厚度和栅长而变动。
图15示出本发明实施例2的半导体装置的漏电流曲线，是在图14所示的半导体装置中设定半导体层3膜厚为0．15μm，埋入氧化膜2厚度为40nm，隔离绝缘膜4宽度为0．2μm而进行模拟的曲线。在该曲线图中，取经隔离绝缘膜4邻接的晶体管源-漏区7和71与8和81之间发生的电位差为横轴，而取其间发生的漏电流为纵轴。图中，○表示不形成杂质层121的情况，□表示对杂质层121加上-1V的情况，△表示对杂质层121加上1V的情况。由该图可以看出，因形成杂质层121，漏电流明显减少了。
在本实施例中，按照在整个面上形成杂质层121的图进行说明，然而只要在作为元件隔离使用了局部STI的部分下部形成杂质层121，就能提高隔离特性。
另外，布线的配置、晶体管之间形成层间绝缘膜的层数、一个有源区内形成晶体管的个数等都只是一个例子，并不限于此。
图16示出本发明实施例2的半导体装置漏电流曲线，是表示在pMOS晶体管邻接的部分的漏电流曲线。pMOS的情况也与nMOS的情况同样，本发明完全可应用于p型源-漏区7、71和8、81经局部STI邻接的部分和因电路配置而发生电位差的部分。pMOS晶体管的情况，除半导体衬底1外的各个杂质区的导电型与nMOS相反，所加的电压也分别为VG=0～1．8V、VD=0～1．8V、VS=1．8V左右，对沟道形成区10为1．8V左右，至于栅电极6的多晶硅中含有杂质也是n型的情况。
这里，是在图14所示的半导体装置中设定半导体层3膜厚为0．15μm，埋入氧化膜2厚度为40nm，隔离绝缘膜4宽度为0．2μm而进行模拟的曲线。在该曲线图中，取经隔离绝缘膜4邻接的晶体管源-漏区7和71与8和81之间发生的电位差为横轴，而取其间发生的漏电流为纵轴。图中，○表示不形成杂质层121的情况，□表示对杂质层121加上0．3V的情况，△表示对杂质层121加上-0．3V的情况。由该图可以看出，由于形成杂质层121，使漏电流明显减少，耐压也提高了。
倘采用本实施例2的半导体装置，具有同一导电型并在埋入氧化膜上形成的多个晶体管源-漏区不到达埋入氧化膜的结构中，由于在互相隔离晶体管的局部STI结构的隔离绝缘膜下的半导体衬底表面上形成与晶体管同一导电型的杂质层并使其电位固定，所以可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能够抑制在该部分发生漏电流，同时能提高耐压，而即使微细化也提高了隔离特性的半导体装置。
进而，通过对杂质层121施加电压，由于缓和了源-漏区71和81与其下的半导体层3之间的电场，可以减少由BTBT(Band to BandTunneling带间隧穿)、TAT(Trap Asisted Tunneling俘获加速隧穿)、SRH(Shockley-Read-Hall肖特基-里德-霍尔)过程、碰撞电离等而引起的漏电流，并能降低电力消耗。
并且，在杂质层121不仅形成于隔离绝缘膜下而且形成了延伸到源-漏区71和81下的场合，由于形成源-漏区之际所注入的杂质即使穿透埋入氧化膜到达半导体衬底1，也被取入杂质层121内，所以不担心成为电路误操作的原因，而具有提高半导体装置可靠性的效果。
在用作为读出放大器(交叉耦合型)等晶体管的场合，与实施例1同样，也可以使邻接的晶体管沟道形成区成为浮游并进行共用。
图17示出本发明实施例2的半导体装置漏电流的曲线，是在图14所示的半导体装置中在nMOS晶体管邻接的情况下设定半导体层3膜厚为0．15μm，埋入氧化膜2厚度为40nm，隔离绝缘膜4宽度为0．2μm并进行模拟，对沟道形成区10不加电压。在该曲线图中，取经隔离绝缘膜4邻接的晶体管源-漏区7和71与8和81之间发生的电位差为横轴，而取其间发生的漏电流为纵轴。图中，○表示不形成杂质层121的情况，△表示对杂质层121加上1V的情况，□表示对杂质层121加上-1V的情况。由该图可以看出，由于形成杂质层121并施加与半导体衬底反向偏压的电压，使漏电流明显减少，耐压也提高了。
如上所述，在埋入氧化膜上形成并经互相隔离具有同一导电型多个晶体管的局部STI结构的隔离绝缘膜邻接的晶体管的源、漏区来到达埋入氧化膜的结构中，因为使沟道形成区成为浮游并共用，所以可使彼此的阈值电压精确一致，同时因为形成与晶体管同一导电型的杂质层并使其电位固定，可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置。
接着，说明本发明实施例2的半导体装置制造方法。图18示出本发明实施例2的半导体装置制造方法的一个工序剖面图。
首先，从在半导体衬底1表面上具备埋入氧化膜2和半导体层3的SOI衬底表面上开始，形成nMOS时注入磷等的n型杂质，而形成pMOS时注入碰等p型杂质，在半导体衬底1与埋入氧化膜2相接部分形成杂质层121。图18示出该工序结束阶段的半导体装置剖面图。这时的注入条件随埋入氧化膜2膜厚而不同，硼等p型杂质在埋入氧化膜厚为0．04μm左右时，是200～300KeV，1E13～1E14／cm2左右，埋入氧化膜厚为0．4μm左右时，是500～600KeV，1E13～1E14／cm2左右。并且，磷等的n型杂质注入条件，在埋入氧化膜厚为0．04μm左右时，是200～300KeV，1E12～1E14／cm2左右，埋入氧化膜厚为0．4μm左右时，是500～600KeV，1E13～1E14／cm2左右。
与实施例1同样，形成沟道阻断层11和隔离绝缘膜4，并对沟道形成区10导入调整阈值的杂质(图未示出)。
然后，与实施例1同样，形成栅绝缘膜5和栅电极6后，根据需要，在10～30KeV，1E13～5E14／cm2左右下，对nMOS的场合以离子方式注入磷或砷，对pMOS的场合以离子方式注入硼或氟化硼，形成源-漏区71和81。进而，在形成包围源-漏区的相反导电型杂质区(槽(pocket)层，图未示出)的场合，这里是在10KeV，1E13～1E13／cm2左右下，对nMOS的场合以离子方式注入硼，对pMOS的场合以离子方式注入磷等杂质(图未示出)。以后，在形成侧壁13以后，在10KeV，1～5E15／cm2左右下，对nMOS的场合以离子方式注入砷等，对pMOS的场合以离子方式注入硼或氟化硼，形成源-漏区7和8。
而且，与实施例1同样，形成层间绝缘膜14和141、接触孔15和151～154、布线9和91～95。
倘采用本实施例2的半导体装置制造方法，由于可以在由半导体衬底1、埋入氧化膜2和半导体层3构成的SOI结构的半导体装置的半导体衬底1表面上形成杂质层121，进而可以形成与杂质层121具有同一导电型的源-漏区，并使该杂质层121的电位固定，所以可以得到即使在经局部STI结构的隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压，而即使微细化也提高了隔离特性的半导体装置。
由于不仅在隔离绝缘膜下而且在有源区下形成杂质层121，即使在形成源-漏区之际以离子方式注入的杂质穿透埋入氧化膜2到达半导体衬底1，也被取入杂质层121内，不担心成为电路误操作的原因，而可以得到提高了可靠性的半导体装置制造方法。
实施例3图19示出本发明实施例3的半导体装置剖面图，图中72～75和82～85都是源-漏区，120和130是沟道形成区，113和114是沟道阻断层，122是杂质层。本实施例是表示经隔离绝缘膜4(局部STI)邻接的晶体管的一个为nMOS，另一个为pMOS的情况。并且，在埋入氧化膜厚度为0．04μm～0．4μm左右的情况下，杂质层122膜厚与实施例1、2同样，含有磷等n型杂质1E17～1E20／cm3左右，沟道阻断层113含有磷等n型杂质1E17～1E20／cm3左右，沟道阻断层114含有硼等p型杂质1E17～1E18／cm3左右。并且，沟道形成区120含有磷等n型杂质5E17～2E20／cm3左右，沟道形成区130含有硼等p型杂质5E17～1E18／cm3左右。源-漏区和栅电极分别与实施例1同样。
图20示出本发明实施例3的半导体装置顶视图，而图19是示于图20的F-F线剖开的剖面图。参照图20，沟道阻断层113形成于pMOS区的隔离绝缘膜4下，而沟道阻断层114则形成于nMOS区的隔离绝缘膜4下。
可以在pMOS区和nMOS区中共同地形成至少一条用于固定杂质层122电位的布线94。
并且，沟道形成区120和130，与图3所示的实施例1的结构同样，分别经沟道阻断层113和114，通过连接各自的导电型的杂质区111的布线来固定电位。
下面，说明有关工作。参照图19，各个电极上所加的电压，例如，nMOS就通过施加VG=1．8V、VD=1．8V、VS=0V，沟道形成区130加上电压0V左右，形成沟道而进行工作。并且，在pMOS中，通过施加VG=0～1．8V、VD=0～1．8V、VS=1．8V，对沟道形成区120加上电压1．8V左右，形成沟道而流过电流。
分别对沟道阻断层113加1．8V，沟道阻断层114加0V，及杂质层122加4V左右。根据需要，这些电压也可以升高或降低。这些电压只是一个例子，它是随栅绝缘膜厚度和栅长改变的。
图21示出本发明实施例3的半导体装置漏电流的曲线，是在图19所示的半导体装置中设定半导体层3膜厚为0．15μm，埋入氧化膜2厚度为0．4μm，隔离绝缘膜4宽度为0．2μm并进行模拟。在该曲线图中，取经隔离绝缘膜4邻接的晶体管源-漏区74和75与82和83之间发生的电位差为横轴，而取其间发生的漏电流为纵轴。图中，○表示不形成杂质层122的情况，△表示对杂质层122加上4V的情况。由该图可以看出，由于形成杂质层121，使漏电流明显减少，耐压也提高了。
在本实施例中，按照在整个面上形成杂质层122的图进行说明，然而若只是在局部STI用作元件隔离部分的下部形成杂质层122，也可以提高隔离特性。
这里，以nMOS晶体管和pMOS晶体管邻接的部分为例进行说明，然而例如，二极管之类也同样，本发明完全可应用于两个晶体管的相反导电型杂质区经局部STI结构的隔离绝缘膜邻接的部分和因电路配置发生电位差的部分。
图22示出本发明实施例3的另一个半导体装置剖面图，图中，76为n型杂质区，86为p型杂质区，51为绝缘膜，52为阻挡层金属，96和97为布线。参照图22，在二极管邻接地被形成时，与沟道阻断层113邻接地形成p型杂质区84，而与沟道阻断层114邻接地形成n型杂质区74，并分别由经阻挡层金属52连接的布线96和97控制杂质区。
进而，与实施例1同样，布线随电路结构，晶体管之间形成层间绝缘膜的层数、配置等而不同，并且，虽然用一个有源区形成一个晶体管的半导体装置进行说明，但特别是并不限于此。
倘采用示于本实施例3的半导体装置，在SOI结构中，经局部STI结构的隔离绝缘膜，各自形成多个pMOS晶体管和nMOS晶体管，在各个区域中共同地固定了沟道形成区10电位的情况下，为了在埋入氧化膜下的半导体衬底表面上形成与半导体衬底相反导电型的杂质层，同时为了固定电位，要在nMOS晶体管和pMOS晶体管邻接部分并在隔离绝缘膜下配置p型和n型沟道阻断层，使得晶体管与杂质层之间变成pnpn关系，可以得到即使在经局部STI结构的隔离绝缘膜邻接的晶体管的相反导电型杂质区间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压，而即使微细化也提高了隔离特性的半导体装置。
进而，在pMOS晶体管和nMOS晶体管邻接地被形成的场合，不仅在隔离绝缘膜下而且延伸到源-漏区73、74、83和84下形成杂质层122的场合，即使形成源-漏区之际所注入的杂质穿透埋入氧化膜2到达半导体衬底1，也由于被取入杂质层122内，所以不担心成为电路误操作的原因，并具有提高半导体装置可靠性的效果。
接着，说明本发明的实施例3的半导体装置制造方法。图23和图24示出实施例3的半导体装置制造方法的一个工序剖面图，图23中，301为光刻胶掩模。
首先，与实施例1同样，从半导体衬底1表面上具备埋入氧化膜2和半导体层3的SOI衬底表面上，以离子方式注入磷等的n型杂质，在半导体衬底1与埋入氧化膜2相接的部分形成杂质层122。
其次，与实施例1同样，隔离区上形成隔离绝缘膜4后，在pMOS区的隔离绝缘膜上形成具有开口的光刻胶掩模301，在110～130KeV，1E13～5E13／cm2左右的条件下，在整个面上以离子方式注入磷等n型杂质，形成沟道阻断层113。图23示出在该工序结束阶段的半导体装置的元件剖面图。
图24示出实施例3的半导体装置制造方法的一个工序剖面图，图中，302为光刻胶掩模。参照图24，除去光刻胶掩模301后，在nMOS区的隔离绝缘膜上形成具有开口的光刻胶掩模302，在30～50KeV，5E12～1E13／cm2左右下，在整个面上以离子方式注入硼等p型杂质，形成沟道阻断层114。图24示出在该工序结束阶段的半导体装置的元件剖面图。
在实施例1中，在形成隔离绝缘膜4之前进行半导体阻断层11的形成，可是在本实施例3，却在形成隔离绝缘膜4之后形成沟道阻断层。
然后，与实施例1同样，在在整个面上形成热氧化的硅氧化膜以后(图未示出)，在pMOS区形成具有开口的光刻胶掩模(图未示出)，并在10～20KeV，1E12～5E12／cm2左右下在整个面上以离子方式注入磷或砷等n型杂质，向沟道形成区120导入调整阈值电压的杂质，再除去该光刻胶掩模(图未示出)。然后，在nMOS区上形成具有开口的光刻胶掩模(图未示出)，并在10～20KeV，1E12～5E12／cm2左右下在整个面上以离子方式注入硼或氟化硼等p型杂质，向沟道形成区130导入调整阈值电压的杂质，再除去该光刻胶掩模(图未示出)。
与实施例1同样，形成栅绝缘膜5，栅电极6，pMOS区的源-漏区72、73、82和83，nMOS区的源-漏区74、75、84和85，侧壁13，层间绝缘膜14和141，接触孔15和151以及布线9和91。这样一来就形成图19所示的半导体装置。还包括该图中没有画出的接触孔和布线，各个接触孔和布线，与实施例1同样，可以按照需要变更形成顺序，进而有时也在上述的层上形成不同的层间绝缘膜和布线，变成多层布线。
倘采用本实施例3所示的半导体装置制造方法，可以在由半导体衬底1、埋入氧化膜2和半导体层3构成SOI结构的半导体装置的半导体衬底1表面上形成杂质层122，同时可以在将多个形成的pMOS晶体管互相隔离的隔离绝缘膜下形成n型沟道阻断层，可以在将nMOS晶体管互相隔离的隔离绝缘膜下形成p型沟道阻断层，并可以在隔离pMOS晶体管和nMOS晶体管的隔离绝缘膜下形成p型和n型的沟道阻断层，使得晶体管与杂质区成为pnpn关系。
而且，通过分别固定该杂质层122和p型、n型沟道阻断层的电位，可以得到既分别共同固定pMOS晶体管和nMOS晶体管沟道形成区10的电位，又即使经局部STI结构的隔离绝缘膜邻接的pMOS晶体管和nMOS晶体管的源-漏区间发生电位差，也能抑制在该部分发生漏电流，同时提高耐压，而即使微细化也提高了隔离特性的半导体装置制造方法。
进而，在pMOS晶体管和nMOS晶体管邻接地被形成的场合，由于不仅在隔离绝缘膜下而且直到有源区下都可以形成杂质层122，故即使形成源-漏区之际所注入的杂质穿透埋入氧化膜2到达半导体衬底1，也因被取入杂质层122内，不担心成为电路误操作的原因，而且可以得到提高了可靠性的半导体装置制造方法。
实施例4图25是在本发明的实施例4的半导体装置平面图。参照图25，在本实施例4的半导体装置中，在一个半导体芯片上形成多种不同功能块，以便实现高集成度和高速度。而且，特别将形成了象DRAM和微处理器(Micro Processor)之类的控制电路，称为混装DRAM。
下面，分别说明各种功能块的作用。
由微处理器控制通过输入输出部分(I／O)从外部输入的数据，或在DSP(Digital Signal Processing)部分进行高速处理，或在DRAM部分进行存储或从DRAM部分读出。这时，第1缓存阵列(FirstCache Array)部分进行把从DRAM部分取出的数字数据一边同步地送给微处理器部分或把微处理器部分中完成处理的数据同步地送给DRAM部分的工作。而且，第2缓存阵列(Second Cache Array)部分起到与各块同步地在DSP部分、第1缓存阵列部分、微处理器部分及输入输出部分之间进行数据交换的中介的作用。
在各个功能块中，对需要共同地固定沟道形成区的电位的部分，根据功能配备实施例1到3所述的晶体管和与其相应的杂质层，至于源-漏区结构、杂质层的导电型和施加的电压就不必相同。
这里，示出了功能块的一个例子，但并不限于这种组合，并且，有时所述的功能块中只有一块，或者只有一部分配备实施例1到3所述的晶体管和与其相应的杂质层，有时则全部功能块配备实施例1到3所示晶体管和与其相应的杂质层。
倘采用本实施例4的半导体装置，对于形成了多个功能快的半导体装置，在功能块之中，由于可以根据所需要的功能，对需要共同地固定沟道形成区电位的部分形成用局部STI隔离的第1和第2有源元件，及决定与其相一致的杂质层导电型和施加的电压，所以能够得到实现微细化，同时具备抑制漏电流，并提高了隔离耐压的功能块的半导体装置。
本发明由于具有如上所述的构成，因而起到以下这样的效果。
本发明在具有局部STI结构作为隔离结构的SOI结构的半导体装置中，由于半导体衬底表面上形成了杂质层，所以起到可以得到即使在经隔离绝缘膜邻接的晶体管间发生电位差，也能够抑制在该部分发生漏电流，同时能够提高耐压，即使微细化也提高了隔离特性的半导体装置的效果。
进而，在经局部STI结构的隔离绝缘膜邻接的MOS晶体管具有同一导电型，并形成为使其源-漏区到达埋入氧化膜的情况下，由于固定了隔离绝缘膜下沟道阻断层的电位，同时用与晶体管相反导电型形成半导体衬底表面的杂质层并使其电位固定，所以可得到即使在经隔离绝缘膜邻接的晶体管间发生电位差，也能抑制在该部分发生漏电流，同时能提高耐压，并即使微细化也提高了隔离特性的半导体装置。
并且，在形成为经局部STI结构隔离绝缘膜邻接的源-漏区到达埋入氧化膜的同一导电型MOS晶体管中，由于不固定隔离绝缘膜下的沟道阻断层电位，使邻接的晶体管的沟道形成区成为浮游并共用，可以使彼此的阈值电压精确一致，同时在隔离绝缘膜下的半导体表面上形成与晶体管相反导电型的杂质层并固定电位，所以可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置。
并且，在经局部STI结构隔离绝缘膜邻接的MOS晶体管具有同一导电型，并形成为源-漏区到达埋入氧化膜的情况下，由于用与晶体管的源-漏区同一导电型形成半导体衬底表面的杂质层，并施加对半导体衬底反向偏置的电压，所以可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置。
并且，在SOI结构中经局部STI结构的隔离绝缘膜而形成的晶体管杂质区为相反导电型的情况下，由于在埋入氧化膜下的半导体衬底表面上形成与半导体衬底相反导电型的杂质层，同时在埋入氧化膜下配置p型或n型的沟道阻断层，使之与晶体管杂质层之间成为pnpn关系，并固定其电位，所以可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置。
并且，在SOI结构中经局部STI结构的隔离绝缘膜而形成二极管，并经隔离绝缘膜邻接的杂质层为相反导电型的情况下，由于埋入氧化膜下的半导体衬底表面上，形成与半导体衬底相反导电型的杂质层，同时在埋入氧化膜下配置p型和n型的沟道阻断层，使之与二极管的杂质区之间成为pnpn关系，并固定其电位，所以可得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置。
进而，以杂质层延伸到有源区下作为特征，即使因在半导体衬底表面形成的杂质层之故在形成源-漏区时所注入的杂质穿透埋入氧化膜到达半导体衬底，也被取入杂质层内并固定其电位，所以不担心成为电路误操作的原因，具有提高半导体装置可靠性的效果。
此外，在形成多个功能块的半导体装置中，由于在功能块之中需要共同地固定沟道形成区的电位的部分中，可以根据需要的功能形成以局部STI隔离的晶体管，并决定与其相一致的杂质层导电型和施加的电压，所以能够得到谋求微细化，同时抑制漏电流，并具备隔离特性提高了的半导体装置。
并且，由于在SOI结构的半导体装置的半导体衬底表面上形成杂质层，并形成固定该杂质层电位的布线，所以可以得到即使在经局部STI结构的隔离绝缘膜在半导体层表面形成的晶体管杂质区之间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置制造方法。
进而，由于不仅可以在隔离区下而且在有源区下形成杂质层，即使在形成杂质区时注入的杂质穿透埋入氧化膜到达半导体衬底，也因截留在杂质层内，并不担心成为电路误操作的原因，而可以得到提高了可靠性的半导体装置制造方法。
进而，由于对隔离绝缘膜下的半导体层以离子方式注入杂质浓度比半导体层高的杂质来形成沟道阻断层，而可以得到更进一步提高隔离特性的半导体装置。
并且，在pMOS晶体管和nMOS晶体管经STI结构的隔离绝缘膜邻接的情况下，可以这样来配置，使得在隔离绝缘膜下形成的沟道阻断层分别与源-漏区的一方成为pnpn关系，并因分别固定该杂质层和p型、n型的沟道阻断层电位，可以得到即使在经隔离绝缘膜邻接的晶体管源-漏区间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置制造方法。
并且，由于在SOI结构半导体装置的半导体衬底表面形成杂质层，并形成固定该杂质层电位的布线，可以得到即使在经局部STI结构的隔离绝缘膜在半导体层表面形成的晶体管杂质区之间发生电位差，也可以抑制在该部分发生漏电流，同时能提高耐压，即使微细化也提高了隔离特性的半导体装置制造方法。
进而，由于在隔离绝缘膜下的半导体层中以离子方式注入杂质浓度比半导体层高的杂质来形成沟道阻断层，因此可以得到更进一步提高了隔离特性的半导体装置。
权利要求
1.一种半导体装置，备有由半导体衬底、埋入氧化膜、和半导体层构成的SOI衬底，其特征在于，具备包围在所述半导体层的主表面上配置的第1和第2有源区并距所述埋入氧化膜为规定距离的被形成的隔离绝缘膜；在所述第1有源区中形成的第1有源元件；在所述第2有源区中形成的第2有源元件；在与所述埋入氧化膜的界面附近的所述半导体衬底的一主表面上被形成的杂质层；以及与所述杂质层导电性地连接的布线。
2.根据权利要求1所述的半导体装置，其特征在于杂质层和半导体层的导电型为第1导电型；第1有源元件为具有从第1有源区的主表面到达埋入氧化膜的第2导电型的第1源区和漏区的MOS型晶体管；第2有源元件为具有从第2有源区的主表面到达所述埋入氧化膜的第2导电型的第2源区和漏区的MOS型晶体管；固定了所述杂质层和隔离绝缘膜下的所述半导体层的电位。
3.根据权利要求1所述的半导体装置，其特征在于杂质层和半导体层的导电型为第1导电型；第1有源元件为具有从第1有源区的主表面到达埋入氧化膜的第2导电型的第1源区和漏区的MOS型晶体管；第2有源元件为具有从第2有源区的主表面到达所述埋入氧化膜的第2导电型的第2源区和漏区的MOS型晶体管；固定了所述杂质层的电位，没有固定隔离绝缘膜下所述半导体层的电位。
4.根据权利要求1所述的半导体装置，其特征在于半导体层的导电型为第1导电型，杂质层的导电型为第2导电型；第1有源元件是具有从第1有源区的主表面开始距埋入氧化膜为规定距离被形成的第2导电型的第1源区和漏区的MOS型晶体管；第2有源元件是具有从第2有源区的主表面开始距所述埋入氧化膜规定距离被形成的第2导电型的第2源区和漏区的MOS型晶体管；加到所述杂质层上的电压对于半导体衬底为反向偏压。
5.根据权利要求1所述的半导体装置，其特征在于还备有从隔离绝缘膜下的半导体层表面到达埋入氧化膜并互相邻接地分别被施加成为反向偏压的电压的第1导电型的第1杂质区和第2导电型的第2杂质区；第1有源元件是具有从第1有源区主表面到达埋入氧化膜、其某一方与第1杂质区邻接的第2导电型的第1源区和漏区的MOS型晶体管；第2有源元件是具有从第2有源区主表面到达所述埋入氧化膜、其某一方与所述第2杂质区邻接的第1导电型的第2源区和漏区的MOS型晶体管；施加到杂质层上的电压对于半导体衬底为反向偏压。
6.根据权利要求1所述的半导体装置，其特征在于还备有从隔离绝缘膜下半导体层表面到达埋入氧化膜并互相邻接地分别被施加成为反向偏压的电压的第1导电型的第1杂质区和第2导电型的第2杂质区；第1有源元件是备有与所述第1杂质区邻接的第2导电型的第3杂质区，和与该第3杂质区邻接的第1导电型的第4杂质区的二极管；第2有源元件是备有与所述第2杂质区邻接的第1导电型的第5杂质区，和与该第5杂质区邻接的第2导电型的第6杂质区的二极管；施加于杂质层上的电压对于半导体衬底为反向偏压。
7.根据权利要求1到6任一项所述的半导体装置，其特征在于杂质层延伸到有源区下。
8.根据权利要求1到6的任一项中所述的半导体装置，其特征在于还备有与形成了第1有源元件和第2有源元件的功能块不同的功能块。
9.一种半导体装置的制造方法，其特征在于，具备在半导体衬底表面上有经埋入氧化膜形成的半导体层的SOI衬底的半导体衬底表面上形成杂质层的工序；形成包围配置于所述半导体层主表面的第1和第2有源区并在其下残留所述半导体层一部分的隔离绝缘膜的工序；在所述第1有源区中形成第1有源元件的工序；在所述第2有源区中形成第2有源元件的工序；及形成与所述杂质层连接的布线的工序。
10.根据权利要求9所述半导体装置的制造方法，其特征在于第1有源元件和第2有源元件是具有同一导电型的MOS型晶体管，形成隔离绝缘膜的工序具备形成覆盖半导体层有源区表面的掩模并从半导体层主表面起残留底部并进行刻蚀，形成包围有源区的沟的工序；在整个面上形成绝缘膜的工序；除去所述掩模表面上的所述绝缘膜的工序；及除去掩模的工序，还具备在形成所述沟的工序后，而且在形成所述绝缘膜的工序之前，对所述沟下所述半导体层以离子方式注入与所述半导体层为同一的导电型的高浓度杂质的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，第1有源元件为具有第1导电型的MOS型晶体管，第2有源元件为具有第2导电型的MOS型晶体管；在形成隔离绝缘膜的工序后，而且在形成绝缘膜的工序之前具备在所述第1有源元件的所述隔离绝缘膜上形成具有开口的第1掩膜工序；在整个面上以离子方式注入具有第2导电型的杂质，在所述第1有源元件的所述隔离绝缘膜下的半导体层中形成第1杂质区的工序；除去所述第1掩膜的工序；在所述第2有源元件的所述隔离绝缘膜上形成具有开口的第2掩膜工序；以及在整个面上以离子方式注入具有第1导电型的杂质，在所述第2有源元件的所述隔离绝缘膜下的半导体层中形成第2杂质区，并除去所述第2掩膜的工序。
12.一种半导体装置的制造方法，其特征在于，具备形成覆盖在半导体衬底表面上经隔离绝缘膜形成的半导体层主表面上配置的第1和第2有源区表面的掩模，从所述半导体层主表面起残留底部进行刻蚀，形成包围所述第1和第2有源区的沟的工序；对所述沟下的所述半导体衬底以离子方式注入杂质，并在所述半导体衬底表面中形成杂质层的工序；在整个面上形成绝缘膜的工序；除去所述掩模表面上的所述绝缘膜的工序；除去所述掩模的工序；在所述第1有源区中形成第1有源元件的工序；在所述第2有源区中形成第2有源元件的工序；以及形成与所述杂质层连接的布线的工序。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于第1有源元件和第2有源元件是具有同一导电型的MOS型晶体管，还具备在形成沟的工序以后，并形成绝缘膜的工序之前，对沟下的半导体层以离子方式注入与所述半导体层为同一导电型的高浓度杂质的工序。
全文摘要
本发明的目的在于,通过在SOI结构的半导体装置中抑制经局部STI结构的隔离绝缘膜邻接的晶体管之间发生的漏电流,来得到提高了隔离特性和耐压的半导体装置及其制造方法。其解决方法是,在由半导体衬底1、埋入氧化膜2和半导体层3构成的SOI结构的半导体衬底1与埋入氧化膜2相接的表面上形成杂质层12。
文档编号H01L27/12GK1292572SQ0013063
公开日2001年4月25日 申请日期2000年10月8日 优先权日1999年10月6日
发明者国清辰也 申请人:三菱电机株式会社